drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6 #include <math.h>
   7
   8 #include <rte_ethdev_pci.h>
   9 #include <rte_io.h>
  10 #include <rte_malloc.h>
  11 #include <rte_mbuf.h>
  12 #include <rte_mbuf_pool_ops.h>
  13 #include <rte_mempool.h>
  14
  15 #include "otx2_ethdev.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev))
  23                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  24
  25         return capa;
  26 }
  27
  28 static inline uint64_t
  29 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  30 {
  31         RTE_SET_USED(dev);
  32
  33         return NIX_TX_OFFLOAD_CAPA;
  34 }
  35
  36 static const struct otx2_dev_ops otx2_dev_ops = {
  37         .link_status_update = otx2_eth_dev_link_status_update,
  38         .ptp_info_update = otx2_eth_dev_ptp_info_update
  39 };
  40
  41 static int
  42 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  43 {
  44         struct otx2_mbox *mbox = dev->mbox;
  45         struct nix_lf_alloc_req *req;
  46         struct nix_lf_alloc_rsp *rsp;
  47         int rc;
  48
  49         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  50         req->rq_cnt = nb_rxq;
  51         req->sq_cnt = nb_txq;
  52         req->cq_cnt = nb_rxq;
  53         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  54         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  55         req->xqe_sz = NIX_XQESZ_W16;
  56         req->rss_sz = dev->rss_info.rss_size;
  57         req->rss_grps = NIX_RSS_GRPS;
  58         req->npa_func = otx2_npa_pf_func_get();
  59         req->sso_func = otx2_sso_pf_func_get();
  60         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  61         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  62                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  63                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  64                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  65         }
  66
  67         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  68         if (rc)
  69                 return rc;
  70
  71         dev->sqb_size = rsp->sqb_size;
  72         dev->tx_chan_base = rsp->tx_chan_base;
  73         dev->rx_chan_base = rsp->rx_chan_base;
  74         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  75         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  76         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  77         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  78         dev->lf_tx_stats = rsp->lf_tx_stats;
  79         dev->lf_rx_stats = rsp->lf_rx_stats;
  80         dev->cints = rsp->cints;
  81         dev->qints = rsp->qints;
  82         dev->npc_flow.channel = dev->rx_chan_base;
  83
  84         return 0;
  85 }
  86
  87 static int
  88 nix_lf_free(struct otx2_eth_dev *dev)
  89 {
  90         struct otx2_mbox *mbox = dev->mbox;
  91         struct nix_lf_free_req *req;
  92         struct ndc_sync_op *ndc_req;
  93         int rc;
  94
  95         /* Sync NDC-NIX for LF */
  96         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
  97         ndc_req->nix_lf_tx_sync = 1;
  98         ndc_req->nix_lf_rx_sync = 1;
  99         rc = otx2_mbox_process(mbox);
 100         if (rc)
 101                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 102
 103         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 104         /* Let AF driver free all this nix lf's
 105          * NPC entries allocated using NPC MBOX.
 106          */
 107         req->flags = 0;
 108
 109         return otx2_mbox_process(mbox);
 110 }
 111
 112 int
 113 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 114 {
 115         struct otx2_mbox *mbox = dev->mbox;
 116
 117         if (otx2_dev_is_vf(dev))
 118                 return 0;
 119
 120         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 121
 122         return otx2_mbox_process(mbox);
 123 }
 124
 125 int
 126 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 127 {
 128         struct otx2_mbox *mbox = dev->mbox;
 129
 130         if (otx2_dev_is_vf(dev))
 131                 return 0;
 132
 133         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 134
 135         return otx2_mbox_process(mbox);
 136 }
 137
 138 static int
 139 npc_rx_enable(struct otx2_eth_dev *dev)
 140 {
 141         struct otx2_mbox *mbox = dev->mbox;
 142
 143         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 144
 145         return otx2_mbox_process(mbox);
 146 }
 147
 148 static int
 149 npc_rx_disable(struct otx2_eth_dev *dev)
 150 {
 151         struct otx2_mbox *mbox = dev->mbox;
 152
 153         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 154
 155         return otx2_mbox_process(mbox);
 156 }
 157
 158 static int
 159 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 160 {
 161         struct otx2_mbox *mbox = dev->mbox;
 162
 163         if (otx2_dev_is_vf(dev))
 164                 return 0;
 165
 166         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 167
 168         return otx2_mbox_process(mbox);
 169 }
 170
 171 static int
 172 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 173 {
 174         struct otx2_mbox *mbox = dev->mbox;
 175
 176         if (otx2_dev_is_vf(dev))
 177                 return 0;
 178
 179         if (en)
 180                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 181         else
 182                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 183
 184         return otx2_mbox_process(mbox);
 185 }
 186
 187 static int
 188 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 189 {
 190         struct otx2_mbox *mbox = dev->mbox;
 191
 192         if (otx2_dev_is_vf(dev))
 193                 return 0;
 194
 195         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 196
 197         return otx2_mbox_process(mbox);
 198 }
 199
 200 static inline void
 201 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 202 {
 203         rxq->head = 0;
 204         rxq->available = 0;
 205 }
 206
 207 static inline uint32_t
 208 nix_qsize_to_val(enum nix_q_size_e qsize)
 209 {
 210         return (16UL << (qsize * 2));
 211 }
 212
 213 static inline enum nix_q_size_e
 214 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 215 {
 216         int i;
 217
 218         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 219                 i = nix_q_size_4K;
 220         else
 221                 i = nix_q_size_16;
 222
 223         for (; i < nix_q_size_max; i++)
 224                 if (val <= nix_qsize_to_val(i))
 225                         break;
 226
 227         if (i >= nix_q_size_max)
 228                 i = nix_q_size_max - 1;
 229
 230         return i;
 231 }
 232
 233 static int
 234 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 235                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 236 {
 237         struct otx2_mbox *mbox = dev->mbox;
 238         const struct rte_memzone *rz;
 239         uint32_t ring_size, cq_size;
 240         struct nix_aq_enq_req *aq;
 241         uint16_t first_skip;
 242         int rc;
 243
 244         cq_size = rxq->qlen;
 245         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 246         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 247                                       NIX_CQ_ALIGN, dev->node);
 248         if (rz == NULL) {
 249                 otx2_err("Failed to allocate mem for cq hw ring");
 250                 rc = -ENOMEM;
 251                 goto fail;
 252         }
 253         memset(rz->addr, 0, rz->len);
 254         rxq->desc = (uintptr_t)rz->addr;
 255         rxq->qmask = cq_size - 1;
 256
 257         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 258         aq->qidx = qid;
 259         aq->ctype = NIX_AQ_CTYPE_CQ;
 260         aq->op = NIX_AQ_INSTOP_INIT;
 261
 262         aq->cq.ena = 1;
 263         aq->cq.caching = 1;
 264         aq->cq.qsize = rxq->qsize;
 265         aq->cq.base = rz->iova;
 266         aq->cq.avg_level = 0xff;
 267         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 268         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 269
 270         /* TX pause frames enable flowctrl on RX side */
 271         if (dev->fc_info.tx_pause) {
 272                 /* Single bpid is allocated for all rx channels for now */
 273                 aq->cq.bpid = dev->fc_info.bpid[0];
 274                 aq->cq.bp = NIX_CQ_BP_LEVEL;
 275                 aq->cq.bp_ena = 1;
 276         }
 277
 278         /* Many to one reduction */
 279         aq->cq.qint_idx = qid % dev->qints;
 280         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 281         aq->cq.cint_idx = qid;
 282
 283         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 284                 uint16_t min_rx_drop;
 285                 const float rx_cq_skid = 1024 * 256;
 286
 287                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 288                 aq->cq.drop = min_rx_drop;
 289                 aq->cq.drop_ena = 1;
 290         }
 291
 292         rc = otx2_mbox_process(mbox);
 293         if (rc) {
 294                 otx2_err("Failed to init cq context");
 295                 goto fail;
 296         }
 297
 298         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 299         aq->qidx = qid;
 300         aq->ctype = NIX_AQ_CTYPE_RQ;
 301         aq->op = NIX_AQ_INSTOP_INIT;
 302
 303         aq->rq.sso_ena = 0;
 304         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 305         aq->rq.spb_ena = 0;
 306         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 307         first_skip = (sizeof(struct rte_mbuf));
 308         first_skip += RTE_PKTMBUF_HEADROOM;
 309         first_skip += rte_pktmbuf_priv_size(mp);
 310         rxq->data_off = first_skip;
 311
 312         first_skip /= 8; /* Expressed in number of dwords */
 313         aq->rq.first_skip = first_skip;
 314         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 315         aq->rq.flow_tagw = 32; /* 32-bits */
 316         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 317         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 318         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 319         aq->rq.lpb_sizem1 /= 8;
 320         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 321         aq->rq.ena = 1;
 322         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 323         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 324         aq->rq.rq_int_ena = 0;
 325         /* Many to one reduction */
 326         aq->rq.qint_idx = qid % dev->qints;
 327
 328         if (otx2_ethdev_fixup_is_limit_cq_full(dev))
 329                 aq->rq.xqe_drop_ena = 1;
 330
 331         rc = otx2_mbox_process(mbox);
 332         if (rc) {
 333                 otx2_err("Failed to init rq context");
 334                 goto fail;
 335         }
 336
 337         return 0;
 338 fail:
 339         return rc;
 340 }
 341
 342 static int
 343 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 344                struct otx2_eth_rxq *rxq, const bool enb)
 345 {
 346         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 347         struct otx2_mbox *mbox = dev->mbox;
 348         struct nix_aq_enq_req *aq;
 349
 350         /* Pkts will be dropped silently if RQ is disabled */
 351         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 352         aq->qidx = rxq->rq;
 353         aq->ctype = NIX_AQ_CTYPE_RQ;
 354         aq->op = NIX_AQ_INSTOP_WRITE;
 355
 356         aq->rq.ena = enb;
 357         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 358
 359         return otx2_mbox_process(mbox);
 360 }
 361
 362 static int
 363 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 364 {
 365         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 366         struct otx2_mbox *mbox = dev->mbox;
 367         struct nix_aq_enq_req *aq;
 368         int rc;
 369
 370         /* RQ is already disabled */
 371         /* Disable CQ */
 372         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 373         aq->qidx = rxq->rq;
 374         aq->ctype = NIX_AQ_CTYPE_CQ;
 375         aq->op = NIX_AQ_INSTOP_WRITE;
 376
 377         aq->cq.ena = 0;
 378         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 379
 380         rc = otx2_mbox_process(mbox);
 381         if (rc < 0) {
 382                 otx2_err("Failed to disable cq context");
 383                 return rc;
 384         }
 385
 386         return 0;
 387 }
 388
 389 static inline int
 390 nix_get_data_off(struct otx2_eth_dev *dev)
 391 {
 392         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 393 }
 394
 395 uint64_t
 396 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 397 {
 398         struct rte_mbuf mb_def;
 399         uint64_t *tmp;
 400
 401         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 402         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 403                                 offsetof(struct rte_mbuf, data_off) != 2);
 404         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 405                                 offsetof(struct rte_mbuf, data_off) != 4);
 406         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 407                                 offsetof(struct rte_mbuf, data_off) != 6);
 408         mb_def.nb_segs = 1;
 409         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 410         mb_def.port = port_id;
 411         rte_mbuf_refcnt_set(&mb_def, 1);
 412
 413         /* Prevent compiler reordering: rearm_data covers previous fields */
 414         rte_compiler_barrier();
 415         tmp = (uint64_t *)&mb_def.rearm_data;
 416
 417         return *tmp;
 418 }
 419
 420 static void
 421 otx2_nix_rx_queue_release(void *rx_queue)
 422 {
 423         struct otx2_eth_rxq *rxq = rx_queue;
 424
 425         if (!rxq)
 426                 return;
 427
 428         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 429         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 430         rte_free(rx_queue);
 431 }
 432
 433 static int
 434 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 435                         uint16_t nb_desc, unsigned int socket,
 436                         const struct rte_eth_rxconf *rx_conf,
 437                         struct rte_mempool *mp)
 438 {
 439         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 440         struct rte_mempool_ops *ops;
 441         struct otx2_eth_rxq *rxq;
 442         const char *platform_ops;
 443         enum nix_q_size_e qsize;
 444         uint64_t offloads;
 445         int rc;
 446
 447         rc = -EINVAL;
 448
 449         /* Compile time check to make sure all fast path elements in a CL */
 450         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 451
 452         /* Sanity checks */
 453         if (rx_conf->rx_deferred_start == 1) {
 454                 otx2_err("Deferred Rx start is not supported");
 455                 goto fail;
 456         }
 457
 458         platform_ops = rte_mbuf_platform_mempool_ops();
 459         /* This driver needs octeontx2_npa mempool ops to work */
 460         ops = rte_mempool_get_ops(mp->ops_index);
 461         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 462                 otx2_err("mempool ops should be of octeontx2_npa type");
 463                 goto fail;
 464         }
 465
 466         if (mp->pool_id == 0) {
 467                 otx2_err("Invalid pool_id");
 468                 goto fail;
 469         }
 470
 471         /* Free memory prior to re-allocation if needed */
 472         if (eth_dev->data->rx_queues[rq] != NULL) {
 473                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 474                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 475                 eth_dev->data->rx_queues[rq] = NULL;
 476         }
 477
 478         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 479         dev->rx_offloads |= offloads;
 480
 481         /* Find the CQ queue size */
 482         qsize = nix_qsize_clampup_get(dev, nb_desc);
 483         /* Allocate rxq memory */
 484         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 485         if (rxq == NULL) {
 486                 otx2_err("Failed to allocate rq=%d", rq);
 487                 rc = -ENOMEM;
 488                 goto fail;
 489         }
 490
 491         rxq->eth_dev = eth_dev;
 492         rxq->rq = rq;
 493         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 494         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 495         rxq->wdata = (uint64_t)rq << 32;
 496         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 497         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 498                                                         eth_dev->data->port_id);
 499         rxq->offloads = offloads;
 500         rxq->pool = mp;
 501         rxq->qlen = nix_qsize_to_val(qsize);
 502         rxq->qsize = qsize;
 503         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 504         rxq->tstamp = &dev->tstamp;
 505
 506         /* Alloc completion queue */
 507         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 508         if (rc) {
 509                 otx2_err("Failed to allocate rxq=%u", rq);
 510                 goto free_rxq;
 511         }
 512
 513         rxq->qconf.socket_id = socket;
 514         rxq->qconf.nb_desc = nb_desc;
 515         rxq->qconf.mempool = mp;
 516         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 517
 518         nix_rx_queue_reset(rxq);
 519         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 520                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 521
 522         eth_dev->data->rx_queues[rq] = rxq;
 523         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 524         return 0;
 525
 526 free_rxq:
 527         otx2_nix_rx_queue_release(rxq);
 528 fail:
 529         return rc;
 530 }
 531
 532 static inline uint8_t
 533 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 534 {
 535         /*
 536          * Maximum three segments can be supported with W8, Choose
 537          * NIX_MAXSQESZ_W16 for multi segment offload.
 538          */
 539         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 540                 return NIX_MAXSQESZ_W16;
 541         else
 542                 return NIX_MAXSQESZ_W8;
 543 }
 544
 545 static uint16_t
 546 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 547 {
 548         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 549         struct rte_eth_dev_data *data = eth_dev->data;
 550         struct rte_eth_conf *conf = &data->dev_conf;
 551         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 552         uint16_t flags = 0;
 553
 554         if (rxmode->mq_mode == ETH_MQ_RX_RSS)
 555                 flags |= NIX_RX_OFFLOAD_RSS_F;
 556
 557         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 558                          DEV_RX_OFFLOAD_UDP_CKSUM))
 559                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 560
 561         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 562                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 563                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 564
 565         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 566                 flags |= NIX_RX_MULTI_SEG_F;
 567
 568         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 569                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 570                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 571
 572         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 573                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 574
 575         return flags;
 576 }
 577
 578 static uint16_t
 579 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 580 {
 581         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 582         uint64_t conf = dev->tx_offloads;
 583         uint16_t flags = 0;
 584
 585         /* Fastpath is dependent on these enums */
 586         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 587         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 588         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 589         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 590         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 591         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 592         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 593         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 594         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 595         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 596         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 597         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 598         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 599         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 600                          offsetof(struct rte_mbuf, buf_iova) + 8);
 601         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 602                          offsetof(struct rte_mbuf, buf_iova) + 16);
 603         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 604                          offsetof(struct rte_mbuf, ol_flags) + 12);
 605         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 606                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 607
 608         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 609             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 610                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 611
 612         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 613             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 614                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 615
 616         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 617             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 618             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 619             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 620                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 621
 622         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 623                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 624
 625         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 626                 flags |= NIX_TX_MULTI_SEG_F;
 627
 628         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 629                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 630
 631         return flags;
 632 }
 633
 634 static int
 635 nix_sq_init(struct otx2_eth_txq *txq)
 636 {
 637         struct otx2_eth_dev *dev = txq->dev;
 638         struct otx2_mbox *mbox = dev->mbox;
 639         struct nix_aq_enq_req *sq;
 640         uint32_t rr_quantum;
 641         uint16_t smq;
 642         int rc;
 643
 644         if (txq->sqb_pool->pool_id == 0)
 645                 return -EINVAL;
 646
 647         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 648         if (rc) {
 649                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 650                 return rc;
 651         }
 652
 653         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 654         sq->qidx = txq->sq;
 655         sq->ctype = NIX_AQ_CTYPE_SQ;
 656         sq->op = NIX_AQ_INSTOP_INIT;
 657         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 658
 659         sq->sq.smq = smq;
 660         sq->sq.smq_rr_quantum = rr_quantum;
 661         sq->sq.default_chan = dev->tx_chan_base;
 662         sq->sq.sqe_stype = NIX_STYPE_STF;
 663         sq->sq.ena = 1;
 664         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 665                 sq->sq.sqe_stype = NIX_STYPE_STP;
 666         sq->sq.sqb_aura =
 667                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 668         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 669         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 670         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 671         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 672
 673         /* Many to one reduction */
 674         sq->sq.qint_idx = txq->sq % dev->qints;
 675
 676         return otx2_mbox_process(mbox);
 677 }
 678
 679 static int
 680 nix_sq_uninit(struct otx2_eth_txq *txq)
 681 {
 682         struct otx2_eth_dev *dev = txq->dev;
 683         struct otx2_mbox *mbox = dev->mbox;
 684         struct ndc_sync_op *ndc_req;
 685         struct nix_aq_enq_rsp *rsp;
 686         struct nix_aq_enq_req *aq;
 687         uint16_t sqes_per_sqb;
 688         void *sqb_buf;
 689         int rc, count;
 690
 691         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 692
 693         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 694         aq->qidx = txq->sq;
 695         aq->ctype = NIX_AQ_CTYPE_SQ;
 696         aq->op = NIX_AQ_INSTOP_READ;
 697
 698         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 699         if (rc)
 700                 return rc;
 701
 702         /* Check if sq is already cleaned up */
 703         if (!rsp->sq.ena)
 704                 return 0;
 705
 706         /* Disable sq */
 707         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 708         aq->qidx = txq->sq;
 709         aq->ctype = NIX_AQ_CTYPE_SQ;
 710         aq->op = NIX_AQ_INSTOP_WRITE;
 711
 712         aq->sq_mask.ena = ~aq->sq_mask.ena;
 713         aq->sq.ena = 0;
 714
 715         rc = otx2_mbox_process(mbox);
 716         if (rc)
 717                 return rc;
 718
 719         /* Read SQ and free sqb's */
 720         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 721         aq->qidx = txq->sq;
 722         aq->ctype = NIX_AQ_CTYPE_SQ;
 723         aq->op = NIX_AQ_INSTOP_READ;
 724
 725         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 726         if (rc)
 727                 return rc;
 728
 729         if (aq->sq.smq_pend)
 730                 otx2_err("SQ has pending sqe's");
 731
 732         count = aq->sq.sqb_count;
 733         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 734         /* Free SQB's that are used */
 735         sqb_buf = (void *)rsp->sq.head_sqb;
 736         while (count) {
 737                 void *next_sqb;
 738
 739                 next_sqb = *(void **)((uintptr_t)sqb_buf + ((sqes_per_sqb - 1) *
 740                                       nix_sq_max_sqe_sz(txq)));
 741                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 742                                     (uint64_t)sqb_buf);
 743                 sqb_buf = next_sqb;
 744                 count--;
 745         }
 746
 747         /* Free next to use sqb */
 748         if (rsp->sq.next_sqb)
 749                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 750                                     rsp->sq.next_sqb);
 751
 752         /* Sync NDC-NIX-TX for LF */
 753         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 754         ndc_req->nix_lf_tx_sync = 1;
 755         rc = otx2_mbox_process(mbox);
 756         if (rc)
 757                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 758
 759         return rc;
 760 }
 761
 762 static int
 763 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 764 {
 765         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 766         struct npa_aq_enq_req *aura_req;
 767
 768         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 769         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 770         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 771         aura_req->op = NPA_AQ_INSTOP_WRITE;
 772
 773         aura_req->aura.limit = nb_sqb_bufs;
 774         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 775
 776         return otx2_mbox_process(npa_lf->mbox);
 777 }
 778
 779 static int
 780 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 781 {
 782         struct otx2_eth_dev *dev = txq->dev;
 783         uint16_t sqes_per_sqb, nb_sqb_bufs;
 784         char name[RTE_MEMPOOL_NAMESIZE];
 785         struct rte_mempool_objsz sz;
 786         struct npa_aura_s *aura;
 787         uint32_t tmp, blk_sz;
 788
 789         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 790         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 791         blk_sz = dev->sqb_size;
 792
 793         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 794                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 795         else
 796                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 797
 798         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 799         /* Clamp up to devarg passed SQB count */
 800         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_MIN_SQB,
 801                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 802
 803         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 804                                                  0, 0, dev->node,
 805                                                  MEMPOOL_F_NO_SPREAD);
 806         txq->nb_sqb_bufs = nb_sqb_bufs;
 807         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 808         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 809                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 810         txq->nb_sqb_bufs_adj =
 811                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 812
 813         if (txq->sqb_pool == NULL) {
 814                 otx2_err("Failed to allocate sqe mempool");
 815                 goto fail;
 816         }
 817
 818         memset(aura, 0, sizeof(*aura));
 819         aura->fc_ena = 1;
 820         aura->fc_addr = txq->fc_iova;
 821         aura->fc_hyst_bits = 0; /* Store count on all updates */
 822         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 823                 otx2_err("Failed to set ops for sqe mempool");
 824                 goto fail;
 825         }
 826         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 827                 otx2_err("Failed to populate sqe mempool");
 828                 goto fail;
 829         }
 830
 831         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 832         if (dev->sqb_size != sz.elt_size) {
 833                 otx2_err("sqe pool block size is not expected %d != %d",
 834                          dev->sqb_size, tmp);
 835                 goto fail;
 836         }
 837
 838         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 839
 840         return 0;
 841 fail:
 842         return -ENOMEM;
 843 }
 844
 845 void
 846 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 847 {
 848         struct nix_send_ext_s *send_hdr_ext;
 849         struct nix_send_hdr_s *send_hdr;
 850         struct nix_send_mem_s *send_mem;
 851         union nix_send_sg_s *sg;
 852
 853         /* Initialize the fields based on basic single segment packet */
 854         memset(&txq->cmd, 0, sizeof(txq->cmd));
 855
 856         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 857                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 858                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 859                 send_hdr->w0.sizem1 = 2;
 860
 861                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 862                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 863                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 864                         /* Default: one seg packet would have:
 865                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 866                          * => 8/2 - 1 = 3
 867                          */
 868                         send_hdr->w0.sizem1 = 3;
 869                         send_hdr_ext->w0.tstmp = 1;
 870
 871                         /* To calculate the offset for send_mem,
 872                          * send_hdr->w0.sizem1 * 2
 873                          */
 874                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 875                                                 (send_hdr->w0.sizem1 << 1));
 876                         send_mem->subdc = NIX_SUBDC_MEM;
 877                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 878                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 879                 }
 880                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 881         } else {
 882                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 883                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 884                 send_hdr->w0.sizem1 = 1;
 885                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 886         }
 887
 888         send_hdr->w0.sq = txq->sq;
 889         sg->subdc = NIX_SUBDC_SG;
 890         sg->segs = 1;
 891         sg->ld_type = NIX_SENDLDTYPE_LDD;
 892
 893         rte_smp_wmb();
 894 }
 895
 896 static void
 897 otx2_nix_tx_queue_release(void *_txq)
 898 {
 899         struct otx2_eth_txq *txq = _txq;
 900         struct rte_eth_dev *eth_dev;
 901
 902         if (!txq)
 903                 return;
 904
 905         eth_dev = txq->dev->eth_dev;
 906
 907         otx2_nix_dbg("Releasing txq %u", txq->sq);
 908
 909         /* Flush and disable tm */
 910         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 911
 912         /* Free sqb's and disable sq */
 913         nix_sq_uninit(txq);
 914
 915         if (txq->sqb_pool) {
 916                 rte_mempool_free(txq->sqb_pool);
 917                 txq->sqb_pool = NULL;
 918         }
 919         rte_free(txq);
 920 }
 921
 922
 923 static int
 924 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 925                         uint16_t nb_desc, unsigned int socket_id,
 926                         const struct rte_eth_txconf *tx_conf)
 927 {
 928         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 929         const struct rte_memzone *fc;
 930         struct otx2_eth_txq *txq;
 931         uint64_t offloads;
 932         int rc;
 933
 934         rc = -EINVAL;
 935
 936         /* Compile time check to make sure all fast path elements in a CL */
 937         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 938
 939         if (tx_conf->tx_deferred_start) {
 940                 otx2_err("Tx deferred start is not supported");
 941                 goto fail;
 942         }
 943
 944         /* Free memory prior to re-allocation if needed. */
 945         if (eth_dev->data->tx_queues[sq] != NULL) {
 946                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 947                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 948                 eth_dev->data->tx_queues[sq] = NULL;
 949         }
 950
 951         /* Find the expected offloads for this queue */
 952         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 953
 954         /* Allocating tx queue data structure */
 955         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 956                                  OTX2_ALIGN, socket_id);
 957         if (txq == NULL) {
 958                 otx2_err("Failed to alloc txq=%d", sq);
 959                 rc = -ENOMEM;
 960                 goto fail;
 961         }
 962         txq->sq = sq;
 963         txq->dev = dev;
 964         txq->sqb_pool = NULL;
 965         txq->offloads = offloads;
 966         dev->tx_offloads |= offloads;
 967
 968         /*
 969          * Allocate memory for flow control updates from HW.
 970          * Alloc one cache line, so that fits all FC_STYPE modes.
 971          */
 972         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 973                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 974                                       OTX2_ALIGN, dev->node);
 975         if (fc == NULL) {
 976                 otx2_err("Failed to allocate mem for fcmem");
 977                 rc = -ENOMEM;
 978                 goto free_txq;
 979         }
 980         txq->fc_iova = fc->iova;
 981         txq->fc_mem = fc->addr;
 982
 983         /* Initialize the aura sqb pool */
 984         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
 985         if (rc) {
 986                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
 987                 goto free_txq;
 988         }
 989
 990         /* Initialize the SQ */
 991         rc = nix_sq_init(txq);
 992         if (rc) {
 993                 otx2_err("Failed to init sq=%d context", sq);
 994                 goto free_txq;
 995         }
 996
 997         txq->fc_cache_pkts = 0;
 998         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
 999         /* Evenly distribute LMT slot for each sq */
1000         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1001
1002         txq->qconf.socket_id = socket_id;
1003         txq->qconf.nb_desc = nb_desc;
1004         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1005
1006         otx2_nix_form_default_desc(txq);
1007
1008         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1009                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1010                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1011                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1012         eth_dev->data->tx_queues[sq] = txq;
1013         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1014         return 0;
1015
1016 free_txq:
1017         otx2_nix_tx_queue_release(txq);
1018 fail:
1019         return rc;
1020 }
1021
1022 static int
1023 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1024 {
1025         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1026         struct otx2_eth_qconf *tx_qconf = NULL;
1027         struct otx2_eth_qconf *rx_qconf = NULL;
1028         struct otx2_eth_txq **txq;
1029         struct otx2_eth_rxq **rxq;
1030         int i, nb_rxq, nb_txq;
1031
1032         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1033         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1034
1035         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1036         if (tx_qconf == NULL) {
1037                 otx2_err("Failed to allocate memory for tx_qconf");
1038                 goto fail;
1039         }
1040
1041         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1042         if (rx_qconf == NULL) {
1043                 otx2_err("Failed to allocate memory for rx_qconf");
1044                 goto fail;
1045         }
1046
1047         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1048         for (i = 0; i < nb_txq; i++) {
1049                 if (txq[i] == NULL) {
1050                         otx2_err("txq[%d] is already released", i);
1051                         goto fail;
1052                 }
1053                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1054                 otx2_nix_tx_queue_release(txq[i]);
1055                 eth_dev->data->tx_queues[i] = NULL;
1056         }
1057
1058         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1059         for (i = 0; i < nb_rxq; i++) {
1060                 if (rxq[i] == NULL) {
1061                         otx2_err("rxq[%d] is already released", i);
1062                         goto fail;
1063                 }
1064                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1065                 otx2_nix_rx_queue_release(rxq[i]);
1066                 eth_dev->data->rx_queues[i] = NULL;
1067         }
1068
1069         dev->tx_qconf = tx_qconf;
1070         dev->rx_qconf = rx_qconf;
1071         return 0;
1072
1073 fail:
1074         if (tx_qconf)
1075                 free(tx_qconf);
1076         if (rx_qconf)
1077                 free(rx_qconf);
1078
1079         return -ENOMEM;
1080 }
1081
1082 static int
1083 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1084 {
1085         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1086         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1087         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1088         struct otx2_eth_txq **txq;
1089         struct otx2_eth_rxq **rxq;
1090         int rc, i, nb_rxq, nb_txq;
1091
1092         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1093         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1094
1095         rc = -ENOMEM;
1096         /* Setup tx & rx queues with previous configuration so
1097          * that the queues can be functional in cases like ports
1098          * are started without re configuring queues.
1099          *
1100          * Usual re config sequence is like below:
1101          * port_configure() {
1102          *      if(reconfigure) {
1103          *              queue_release()
1104          *              queue_setup()
1105          *      }
1106          *      queue_configure() {
1107          *              queue_release()
1108          *              queue_setup()
1109          *      }
1110          * }
1111          * port_start()
1112          *
1113          * In some application's control path, queue_configure() would
1114          * NOT be invoked for TXQs/RXQs in port_configure().
1115          * In such cases, queues can be functional after start as the
1116          * queues are already setup in port_configure().
1117          */
1118         for (i = 0; i < nb_txq; i++) {
1119                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1120                                              tx_qconf[i].socket_id,
1121                                              &tx_qconf[i].conf.tx);
1122                 if (rc) {
1123                         otx2_err("Failed to setup tx queue rc=%d", rc);
1124                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1125                         for (i -= 1; i >= 0; i--)
1126                                 otx2_nix_tx_queue_release(txq[i]);
1127                         goto fail;
1128                 }
1129         }
1130
1131         free(tx_qconf); tx_qconf = NULL;
1132
1133         for (i = 0; i < nb_rxq; i++) {
1134                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1135                                              rx_qconf[i].socket_id,
1136                                              &rx_qconf[i].conf.rx,
1137                                              rx_qconf[i].mempool);
1138                 if (rc) {
1139                         otx2_err("Failed to setup rx queue rc=%d", rc);
1140                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1141                         for (i -= 1; i >= 0; i--)
1142                                 otx2_nix_rx_queue_release(rxq[i]);
1143                         goto release_tx_queues;
1144                 }
1145         }
1146
1147         free(rx_qconf); rx_qconf = NULL;
1148
1149         return 0;
1150
1151 release_tx_queues:
1152         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1153         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1154                 otx2_nix_tx_queue_release(txq[i]);
1155 fail:
1156         if (tx_qconf)
1157                 free(tx_qconf);
1158         if (rx_qconf)
1159                 free(rx_qconf);
1160
1161         return rc;
1162 }
1163
1164 static uint16_t
1165 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1166 {
1167         RTE_SET_USED(queue);
1168         RTE_SET_USED(mbufs);
1169         RTE_SET_USED(pkts);
1170
1171         return 0;
1172 }
1173
1174 static void
1175 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1176 {
1177         /* These dummy functions are required for supporting
1178          * some applications which reconfigure queues without
1179          * stopping tx burst and rx burst threads(eg kni app)
1180          * When the queues context is saved, txq/rxqs are released
1181          * which caused app crash since rx/tx burst is still
1182          * on different lcores
1183          */
1184         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1185         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1186         rte_mb();
1187 }
1188
1189 static int
1190 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1191 {
1192         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1193         struct rte_eth_dev_data *data = eth_dev->data;
1194         struct rte_eth_conf *conf = &data->dev_conf;
1195         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1196         struct rte_eth_txmode *txmode = &conf->txmode;
1197         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1198         struct rte_ether_addr *ea;
1199         uint8_t nb_rxq, nb_txq;
1200         int rc;
1201
1202         rc = -EINVAL;
1203
1204         /* Sanity checks */
1205         if (rte_eal_has_hugepages() == 0) {
1206                 otx2_err("Huge page is not configured");
1207                 goto fail_configure;
1208         }
1209
1210         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1211                 otx2_err("Setting link speed/duplex not supported");
1212                 goto fail_configure;
1213         }
1214
1215         if (conf->dcb_capability_en == 1) {
1216                 otx2_err("dcb enable is not supported");
1217                 goto fail_configure;
1218         }
1219
1220         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1221                 otx2_err("Flow director is not supported");
1222                 goto fail_configure;
1223         }
1224
1225         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1226             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1227                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1228                 goto fail_configure;
1229         }
1230
1231         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1232                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1233                 goto fail_configure;
1234         }
1235
1236         if (otx2_dev_is_Ax(dev) &&
1237             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1238             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1239             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1240                 otx2_err("Outer IP and SCTP checksum unsupported");
1241                 goto fail_configure;
1242         }
1243
1244         /* Free the resources allocated from the previous configure */
1245         if (dev->configured == 1) {
1246                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1247                 otx2_nix_vlan_fini(eth_dev);
1248                 otx2_flow_free_all_resources(dev);
1249                 oxt2_nix_unregister_queue_irqs(eth_dev);
1250                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1251                         oxt2_nix_unregister_cq_irqs(eth_dev);
1252                 nix_set_nop_rxtx_function(eth_dev);
1253                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1254                 if (rc)
1255                         goto fail_configure;
1256                 otx2_nix_tm_fini(eth_dev);
1257                 nix_lf_free(dev);
1258         }
1259
1260         dev->rx_offloads = rxmode->offloads;
1261         dev->tx_offloads = txmode->offloads;
1262         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1263         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1264         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1265
1266         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1267         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1268
1269         /* Alloc a nix lf */
1270         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1271         if (rc) {
1272                 otx2_err("Failed to init nix_lf rc=%d", rc);
1273                 goto fail_offloads;
1274         }
1275
1276         /* Configure RSS */
1277         rc = otx2_nix_rss_config(eth_dev);
1278         if (rc) {
1279                 otx2_err("Failed to configure rss rc=%d", rc);
1280                 goto free_nix_lf;
1281         }
1282
1283         /* Init the default TM scheduler hierarchy */
1284         rc = otx2_nix_tm_init_default(eth_dev);
1285         if (rc) {
1286                 otx2_err("Failed to init traffic manager rc=%d", rc);
1287                 goto free_nix_lf;
1288         }
1289
1290         rc = otx2_nix_vlan_offload_init(eth_dev);
1291         if (rc) {
1292                 otx2_err("Failed to init vlan offload rc=%d", rc);
1293                 goto tm_fini;
1294         }
1295
1296         /* Register queue IRQs */
1297         rc = oxt2_nix_register_queue_irqs(eth_dev);
1298         if (rc) {
1299                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1300                 goto vlan_fini;
1301         }
1302
1303         /* Register cq IRQs */
1304         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1305                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1306                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1307                                  dev->cints);
1308                         goto q_irq_fini;
1309                 }
1310                 /* Rx interrupt feature cannot work with vector mode because,
1311                  * vector mode doesn't process packets unless min 4 pkts are
1312                  * received, while cq interrupts are generated even for 1 pkt
1313                  * in the CQ.
1314                  */
1315                 dev->scalar_ena = true;
1316
1317                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1318                 if (rc) {
1319                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1320                         goto q_irq_fini;
1321                 }
1322         }
1323
1324         /* Configure loop back mode */
1325         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1326         if (rc) {
1327                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1328                 goto q_irq_fini;
1329         }
1330
1331         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1332         if (rc) {
1333                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1334                 goto q_irq_fini;
1335         }
1336
1337         /*
1338          * Restore queue config when reconfigure followed by
1339          * reconfigure and no queue configure invoked from application case.
1340          */
1341         if (dev->configured == 1) {
1342                 rc = nix_restore_queue_cfg(eth_dev);
1343                 if (rc)
1344                         goto cq_fini;
1345         }
1346
1347         /* Update the mac address */
1348         ea = eth_dev->data->mac_addrs;
1349         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1350         if (rte_is_zero_ether_addr(ea))
1351                 rte_eth_random_addr((uint8_t *)ea);
1352
1353         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1354
1355         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1356                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1357                 " rx_flags=0x%x tx_flags=0x%x",
1358                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1359                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1360                 dev->rx_offload_flags, dev->tx_offload_flags);
1361
1362         /* All good */
1363         dev->configured = 1;
1364         dev->configured_nb_rx_qs = data->nb_rx_queues;
1365         dev->configured_nb_tx_qs = data->nb_tx_queues;
1366         return 0;
1367
1368 cq_fini:
1369         oxt2_nix_unregister_cq_irqs(eth_dev);
1370 q_irq_fini:
1371         oxt2_nix_unregister_queue_irqs(eth_dev);
1372 vlan_fini:
1373         otx2_nix_vlan_fini(eth_dev);
1374 tm_fini:
1375         otx2_nix_tm_fini(eth_dev);
1376 free_nix_lf:
1377         nix_lf_free(dev);
1378 fail_offloads:
1379         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1380         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1381 fail_configure:
1382         dev->configured = 0;
1383         return rc;
1384 }
1385
1386 int
1387 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1388 {
1389         struct rte_eth_dev_data *data = eth_dev->data;
1390         struct otx2_eth_txq *txq;
1391         int rc = -EINVAL;
1392
1393         txq = eth_dev->data->tx_queues[qidx];
1394
1395         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1396                 return 0;
1397
1398         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1399         if (rc) {
1400                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1401                          qidx, rc);
1402                 goto done;
1403         }
1404
1405         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1406
1407 done:
1408         return rc;
1409 }
1410
1411 int
1412 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1413 {
1414         struct rte_eth_dev_data *data = eth_dev->data;
1415         struct otx2_eth_txq *txq;
1416         int rc;
1417
1418         txq = eth_dev->data->tx_queues[qidx];
1419
1420         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1421                 return 0;
1422
1423         txq->fc_cache_pkts = 0;
1424
1425         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1426         if (rc) {
1427                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1428                          qidx, rc);
1429                 goto done;
1430         }
1431
1432         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1433
1434 done:
1435         return rc;
1436 }
1437
1438 static int
1439 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1440 {
1441         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1442         struct rte_eth_dev_data *data = eth_dev->data;
1443         int rc;
1444
1445         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1446                 return 0;
1447
1448         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1449         if (rc) {
1450                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1451                 goto done;
1452         }
1453
1454         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1455
1456 done:
1457         return rc;
1458 }
1459
1460 static int
1461 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1462 {
1463         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1464         struct rte_eth_dev_data *data = eth_dev->data;
1465         int rc;
1466
1467         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1468                 return 0;
1469
1470         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1471         if (rc) {
1472                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1473                 goto done;
1474         }
1475
1476         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1477
1478 done:
1479         return rc;
1480 }
1481
1482 static void
1483 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1484 {
1485         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1486         struct rte_mbuf *rx_pkts[32];
1487         struct otx2_eth_rxq *rxq;
1488         int count, i, j, rc;
1489
1490         nix_cgx_stop_link_event(dev);
1491         npc_rx_disable(dev);
1492
1493         /* Stop rx queues and free up pkts pending */
1494         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1495                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1496                 if (rc)
1497                         continue;
1498
1499                 rxq = eth_dev->data->rx_queues[i];
1500                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1501                 while (count) {
1502                         for (j = 0; j < count; j++)
1503                                 rte_pktmbuf_free(rx_pkts[j]);
1504                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1505                 }
1506         }
1507
1508         /* Stop tx queues  */
1509         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1510                 otx2_nix_tx_queue_stop(eth_dev, i);
1511 }
1512
1513 static int
1514 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1515 {
1516         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1517         int rc, i;
1518
1519         if (eth_dev->data->nb_rx_queues != 0) {
1520                 rc = otx2_nix_recalc_mtu(eth_dev);
1521                 if (rc)
1522                         return rc;
1523         }
1524
1525         /* Start rx queues */
1526         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1527                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1528                 if (rc)
1529                         return rc;
1530         }
1531
1532         /* Start tx queues  */
1533         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1534                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1535                 if (rc)
1536                         return rc;
1537         }
1538
1539         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1540         if (rc) {
1541                 otx2_err("Failed to update flow ctrl mode %d", rc);
1542                 return rc;
1543         }
1544
1545         /* Enable PTP if it was requested by the app or if it is already
1546          * enabled in PF owning this VF
1547          */
1548         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1549         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1550             otx2_ethdev_is_ptp_en(dev))
1551                 otx2_nix_timesync_enable(eth_dev);
1552         else
1553                 otx2_nix_timesync_disable(eth_dev);
1554
1555         rc = npc_rx_enable(dev);
1556         if (rc) {
1557                 otx2_err("Failed to enable NPC rx %d", rc);
1558                 return rc;
1559         }
1560
1561         otx2_nix_toggle_flag_link_cfg(dev, true);
1562
1563         rc = nix_cgx_start_link_event(dev);
1564         if (rc) {
1565                 otx2_err("Failed to start cgx link event %d", rc);
1566                 goto rx_disable;
1567         }
1568
1569         otx2_nix_toggle_flag_link_cfg(dev, false);
1570         otx2_eth_set_tx_function(eth_dev);
1571         otx2_eth_set_rx_function(eth_dev);
1572
1573         return 0;
1574
1575 rx_disable:
1576         npc_rx_disable(dev);
1577         otx2_nix_toggle_flag_link_cfg(dev, false);
1578         return rc;
1579 }
1580
1581 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
1582 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
1583
1584 /* Initialize and register driver with DPDK Application */
1585 static const struct eth_dev_ops otx2_eth_dev_ops = {
1586         .dev_infos_get            = otx2_nix_info_get,
1587         .dev_configure            = otx2_nix_configure,
1588         .link_update              = otx2_nix_link_update,
1589         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1590         .tx_queue_release         = otx2_nix_tx_queue_release,
1591         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1592         .rx_queue_release         = otx2_nix_rx_queue_release,
1593         .dev_start                = otx2_nix_dev_start,
1594         .dev_stop                 = otx2_nix_dev_stop,
1595         .dev_close                = otx2_nix_dev_close,
1596         .tx_queue_start           = otx2_nix_tx_queue_start,
1597         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1598         .rx_queue_start           = otx2_nix_rx_queue_start,
1599         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1600         .dev_set_link_up          = otx2_nix_dev_set_link_up,
1601         .dev_set_link_down        = otx2_nix_dev_set_link_down,
1602         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1603         .dev_reset                = otx2_nix_dev_reset,
1604         .stats_get                = otx2_nix_dev_stats_get,
1605         .stats_reset              = otx2_nix_dev_stats_reset,
1606         .get_reg                  = otx2_nix_dev_get_reg,
1607         .mtu_set                  = otx2_nix_mtu_set,
1608         .mac_addr_add             = otx2_nix_mac_addr_add,
1609         .mac_addr_remove          = otx2_nix_mac_addr_del,
1610         .mac_addr_set             = otx2_nix_mac_addr_set,
1611         .promiscuous_enable       = otx2_nix_promisc_enable,
1612         .promiscuous_disable      = otx2_nix_promisc_disable,
1613         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1614         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1615         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1616         .reta_update              = otx2_nix_dev_reta_update,
1617         .reta_query               = otx2_nix_dev_reta_query,
1618         .rss_hash_update          = otx2_nix_rss_hash_update,
1619         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1620         .xstats_get               = otx2_nix_xstats_get,
1621         .xstats_get_names         = otx2_nix_xstats_get_names,
1622         .xstats_reset             = otx2_nix_xstats_reset,
1623         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1624         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1625         .rxq_info_get             = otx2_nix_rxq_info_get,
1626         .txq_info_get             = otx2_nix_txq_info_get,
1627         .rx_queue_count           = otx2_nix_rx_queue_count,
1628         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1629         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1630         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1631         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1632         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
1633         .get_module_info          = otx2_nix_get_module_info,
1634         .get_module_eeprom        = otx2_nix_get_module_eeprom,
1635         .fw_version_get           = otx2_nix_fw_version_get,
1636         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
1637         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
1638         .timesync_enable          = otx2_nix_timesync_enable,
1639         .timesync_disable         = otx2_nix_timesync_disable,
1640         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
1641         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
1642         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
1643         .timesync_read_time       = otx2_nix_timesync_read_time,
1644         .timesync_write_time      = otx2_nix_timesync_write_time,
1645         .vlan_offload_set         = otx2_nix_vlan_offload_set,
1646         .vlan_filter_set          = otx2_nix_vlan_filter_set,
1647         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
1648         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
1649         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
1650         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
1651         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
1652 };
1653
1654 static inline int
1655 nix_lf_attach(struct otx2_eth_dev *dev)
1656 {
1657         struct otx2_mbox *mbox = dev->mbox;
1658         struct rsrc_attach_req *req;
1659
1660         /* Attach NIX(lf) */
1661         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1662         req->modify = true;
1663         req->nixlf = true;
1664
1665         return otx2_mbox_process(mbox);
1666 }
1667
1668 static inline int
1669 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1670 {
1671         struct otx2_mbox *mbox = dev->mbox;
1672         struct msix_offset_rsp *msix_rsp;
1673         int rc;
1674
1675         /* Get NPA and NIX MSIX vector offsets */
1676         otx2_mbox_alloc_msg_msix_offset(mbox);
1677
1678         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1679
1680         dev->nix_msixoff = msix_rsp->nix_msixoff;
1681
1682         return rc;
1683 }
1684
1685 static inline int
1686 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1687 {
1688         struct rsrc_detach_req *req;
1689
1690         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1691
1692         /* Detach all except npa lf */
1693         req->partial = true;
1694         req->nixlf = true;
1695         req->sso = true;
1696         req->ssow = true;
1697         req->timlfs = true;
1698         req->cptlfs = true;
1699
1700         return otx2_mbox_process(mbox);
1701 }
1702
1703 static int
1704 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1705 {
1706         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1707         struct rte_pci_device *pci_dev;
1708         int rc, max_entries;
1709
1710         eth_dev->dev_ops = &otx2_eth_dev_ops;
1711
1712         /* For secondary processes, the primary has done all the work */
1713         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1714                 /* Setup callbacks for secondary process */
1715                 otx2_eth_set_tx_function(eth_dev);
1716                 otx2_eth_set_rx_function(eth_dev);
1717                 return 0;
1718         }
1719
1720         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1721
1722         rte_eth_copy_pci_info(eth_dev, pci_dev);
1723         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1724
1725         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1726         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1727                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1728
1729         /* Parse devargs string */
1730         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1731         if (rc) {
1732                 otx2_err("Failed to parse devargs rc=%d", rc);
1733                 goto error;
1734         }
1735
1736         if (!dev->mbox_active) {
1737                 /* Initialize the base otx2_dev object
1738                  * only if already present
1739                  */
1740                 rc = otx2_dev_init(pci_dev, dev);
1741                 if (rc) {
1742                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1743                         goto error;
1744                 }
1745         }
1746         /* Device generic callbacks */
1747         dev->ops = &otx2_dev_ops;
1748         dev->eth_dev = eth_dev;
1749
1750         /* Grab the NPA LF if required */
1751         rc = otx2_npa_lf_init(pci_dev, dev);
1752         if (rc)
1753                 goto otx2_dev_uninit;
1754
1755         dev->configured = 0;
1756         dev->drv_inited = true;
1757         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1758         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1759
1760         /* Attach NIX LF */
1761         rc = nix_lf_attach(dev);
1762         if (rc)
1763                 goto otx2_npa_uninit;
1764
1765         /* Get NIX MSIX offset */
1766         rc = nix_lf_get_msix_offset(dev);
1767         if (rc)
1768                 goto otx2_npa_uninit;
1769
1770         /* Register LF irq handlers */
1771         rc = otx2_nix_register_irqs(eth_dev);
1772         if (rc)
1773                 goto mbox_detach;
1774
1775         /* Get maximum number of supported MAC entries */
1776         max_entries = otx2_cgx_mac_max_entries_get(dev);
1777         if (max_entries < 0) {
1778                 otx2_err("Failed to get max entries for mac addr");
1779                 rc = -ENOTSUP;
1780                 goto unregister_irq;
1781         }
1782
1783         /* For VFs, returned max_entries will be 0. But to keep default MAC
1784          * address, one entry must be allocated. So setting up to 1.
1785          */
1786         if (max_entries == 0)
1787                 max_entries = 1;
1788
1789         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1790                                                RTE_ETHER_ADDR_LEN, 0);
1791         if (eth_dev->data->mac_addrs == NULL) {
1792                 otx2_err("Failed to allocate memory for mac addr");
1793                 rc = -ENOMEM;
1794                 goto unregister_irq;
1795         }
1796
1797         dev->max_mac_entries = max_entries;
1798
1799         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1800         if (rc)
1801                 goto free_mac_addrs;
1802
1803         /* Update the mac address */
1804         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1805
1806         /* Also sync same MAC address to CGX table */
1807         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1808
1809         /* Initialize the tm data structures */
1810         otx2_nix_tm_conf_init(eth_dev);
1811
1812         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1813         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1814
1815         if (otx2_dev_is_Ax(dev)) {
1816                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1817                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1818         }
1819
1820         /* Initialize rte-flow */
1821         rc = otx2_flow_init(dev);
1822         if (rc)
1823                 goto free_mac_addrs;
1824
1825         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1826                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1827                      eth_dev->data->port_id, dev->pf, dev->vf,
1828                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1829                      dev->rx_offload_capa, dev->tx_offload_capa);
1830         return 0;
1831
1832 free_mac_addrs:
1833         rte_free(eth_dev->data->mac_addrs);
1834 unregister_irq:
1835         otx2_nix_unregister_irqs(eth_dev);
1836 mbox_detach:
1837         otx2_eth_dev_lf_detach(dev->mbox);
1838 otx2_npa_uninit:
1839         otx2_npa_lf_fini();
1840 otx2_dev_uninit:
1841         otx2_dev_fini(pci_dev, dev);
1842 error:
1843         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1844         return rc;
1845 }
1846
1847 static int
1848 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1849 {
1850         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1851         struct rte_pci_device *pci_dev;
1852         int rc, i;
1853
1854         /* Nothing to be done for secondary processes */
1855         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1856                 return 0;
1857
1858         /* Clear the flag since we are closing down */
1859         dev->configured = 0;
1860
1861         /* Disable nix bpid config */
1862         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1863
1864         npc_rx_disable(dev);
1865
1866         /* Disable vlan offloads */
1867         otx2_nix_vlan_fini(eth_dev);
1868
1869         /* Disable other rte_flow entries */
1870         otx2_flow_fini(dev);
1871
1872         /* Disable PTP if already enabled */
1873         if (otx2_ethdev_is_ptp_en(dev))
1874                 otx2_nix_timesync_disable(eth_dev);
1875
1876         nix_cgx_stop_link_event(dev);
1877
1878         /* Free up SQs */
1879         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1880                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1881                 eth_dev->data->tx_queues[i] = NULL;
1882         }
1883         eth_dev->data->nb_tx_queues = 0;
1884
1885         /* Free up RQ's and CQ's */
1886         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1887                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1888                 eth_dev->data->rx_queues[i] = NULL;
1889         }
1890         eth_dev->data->nb_rx_queues = 0;
1891
1892         /* Free tm resources */
1893         rc = otx2_nix_tm_fini(eth_dev);
1894         if (rc)
1895                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1896
1897         /* Unregister queue irqs */
1898         oxt2_nix_unregister_queue_irqs(eth_dev);
1899
1900         /* Unregister cq irqs */
1901         if (eth_dev->data->dev_conf.intr_conf.rxq)
1902                 oxt2_nix_unregister_cq_irqs(eth_dev);
1903
1904         rc = nix_lf_free(dev);
1905         if (rc)
1906                 otx2_err("Failed to free nix lf, rc=%d", rc);
1907
1908         rc = otx2_npa_lf_fini();
1909         if (rc)
1910                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1911
1912         rte_free(eth_dev->data->mac_addrs);
1913         eth_dev->data->mac_addrs = NULL;
1914         dev->drv_inited = false;
1915
1916         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1917         otx2_nix_unregister_irqs(eth_dev);
1918
1919         rc = otx2_eth_dev_lf_detach(dev->mbox);
1920         if (rc)
1921                 otx2_err("Failed to detach resources, rc=%d", rc);
1922
1923         /* Check if mbox close is needed */
1924         if (!mbox_close)
1925                 return 0;
1926
1927         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1928                 /* Will be freed later by PMD */
1929                 eth_dev->data->dev_private = NULL;
1930                 return 0;
1931         }
1932
1933         otx2_dev_fini(pci_dev, dev);
1934         return 0;
1935 }
1936
1937 static void
1938 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
1939 {
1940         otx2_eth_dev_uninit(eth_dev, true);
1941 }
1942
1943 static int
1944 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
1945 {
1946         int rc;
1947
1948         rc = otx2_eth_dev_uninit(eth_dev, false);
1949         if (rc)
1950                 return rc;
1951
1952         return otx2_eth_dev_init(eth_dev);
1953 }
1954
1955 static int
1956 nix_remove(struct rte_pci_device *pci_dev)
1957 {
1958         struct rte_eth_dev *eth_dev;
1959         struct otx2_idev_cfg *idev;
1960         struct otx2_dev *otx2_dev;
1961         int rc;
1962
1963         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1964         if (eth_dev) {
1965                 /* Cleanup eth dev */
1966                 rc = otx2_eth_dev_uninit(eth_dev, true);
1967                 if (rc)
1968                         return rc;
1969
1970                 rte_eth_dev_pci_release(eth_dev);
1971         }
1972
1973         /* Nothing to be done for secondary processes */
1974         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1975                 return 0;
1976
1977         /* Check for common resources */
1978         idev = otx2_intra_dev_get_cfg();
1979         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
1980                 return 0;
1981
1982         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
1983
1984         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
1985                 goto exit;
1986
1987         /* Safe to cleanup mbox as no more users */
1988         otx2_dev_fini(pci_dev, otx2_dev);
1989         rte_free(otx2_dev);
1990         return 0;
1991
1992 exit:
1993         otx2_info("%s: common resource in use by other devices", pci_dev->name);
1994         return -EAGAIN;
1995 }
1996
1997 static int
1998 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
1999 {
2000         int rc;
2001
2002         RTE_SET_USED(pci_drv);
2003
2004         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2005                                            otx2_eth_dev_init);
2006
2007         /* On error on secondary, recheck if port exists in primary or
2008          * in mid of detach state.
2009          */
2010         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2011                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2012                         return 0;
2013         return rc;
2014 }
2015
2016 static const struct rte_pci_id pci_nix_map[] = {
2017         {
2018                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2019         },
2020         {
2021                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2022         },
2023         {
2024                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2025                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2026         },
2027         {
2028                 .vendor_id = 0,
2029         },
2030 };
2031
2032 static struct rte_pci_driver pci_nix = {
2033         .id_table = pci_nix_map,
2034         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2035                         RTE_PCI_DRV_INTR_LSC,
2036         .probe = nix_probe,
2037         .remove = nix_remove,
2038 };
2039
2040 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2041 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2042 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");