drivers/net/qede/base/mcp_public.h

   1 /*
   2  * Copyright (c) 2016 QLogic Corporation.
   3  * All rights reserved.
   4  * www.qlogic.com
   5  *
   6  * See LICENSE.qede_pmd for copyright and licensing details.
   7  */
   8
   9 /****************************************************************************
  10  *
  11  * Name:        mcp_public.h
  12  *
  13  * Description: MCP public data
  14  *
  15  * Created:     13/01/2013 yanivr
  16  *
  17  ****************************************************************************/
  18
  19 #ifndef MCP_PUBLIC_H
  20 #define MCP_PUBLIC_H
  21
  22 #define VF_MAX_STATIC 192       /* In case of AH */
  23
  24 #define MCP_GLOB_PATH_MAX       2
  25 #define MCP_PORT_MAX            2       /* Global */
  26 #define MCP_GLOB_PORT_MAX       4       /* Global */
  27 #define MCP_GLOB_FUNC_MAX       16      /* Global */
  28
  29 typedef u32 offsize_t;      /* In DWORDS !!! */
  30 /* Offset from the beginning of the MCP scratchpad */
  31 #define OFFSIZE_OFFSET_OFFSET   0
  32 #define OFFSIZE_OFFSET_MASK     0x0000ffff
  33 /* Size of specific element (not the whole array if any) */
  34 #define OFFSIZE_SIZE_OFFSET     16
  35 #define OFFSIZE_SIZE_MASK       0xffff0000
  36
  37 /* SECTION_OFFSET is calculating the offset in bytes out of offsize */
  38 #define SECTION_OFFSET(_offsize)        \
  39         ((((_offsize & OFFSIZE_OFFSET_MASK) >> OFFSIZE_OFFSET_OFFSET) << 2))
  40
  41 /* SECTION_SIZE is calculating the size in bytes out of offsize */
  42 #define SECTION_SIZE(_offsize)          \
  43         (((_offsize & OFFSIZE_SIZE_MASK) >> OFFSIZE_SIZE_OFFSET) << 2)
  44
  45 /* SECTION_ADDR returns the GRC addr of a section, given offsize and index
  46  * within section
  47  */
  48 #define SECTION_ADDR(_offsize, idx)     \
  49         (MCP_REG_SCRATCH +              \
  50          SECTION_OFFSET(_offsize) + (SECTION_SIZE(_offsize) * idx))
  51
  52 /* SECTION_OFFSIZE_ADDR returns the GRC addr to the offsize address. Use
  53  * offsetof, since the OFFSETUP collide with the firmware definition
  54  */
  55 #define SECTION_OFFSIZE_ADDR(_pub_base, _section) \
  56         (_pub_base + offsetof(struct mcp_public_data, sections[_section]))
  57 /* PHY configuration */
  58 struct eth_phy_cfg {
  59 /* 0 = autoneg, 1000/10000/20000/25000/40000/50000/100000 */
  60         u32 speed;
  61 #define ETH_SPEED_AUTONEG   0
  62 #define ETH_SPEED_SMARTLINQ  0x8 /* deprecated - use link_modes field instead */
  63
  64         u32 pause;      /* bitmask */
  65 #define ETH_PAUSE_NONE          0x0
  66 #define ETH_PAUSE_AUTONEG       0x1
  67 #define ETH_PAUSE_RX            0x2
  68 #define ETH_PAUSE_TX            0x4
  69
  70         u32 adv_speed;      /* Default should be the speed_cap_mask */
  71         u32 loopback_mode;
  72 #define ETH_LOOPBACK_NONE                (0)
  73 /* Serdes loopback. In AH, it refers to Near End */
  74 #define ETH_LOOPBACK_INT_PHY             (1)
  75 #define ETH_LOOPBACK_EXT_PHY             (2) /* External PHY Loopback */
  76 /* External Loopback (Require loopback plug) */
  77 #define ETH_LOOPBACK_EXT                 (3)
  78 #define ETH_LOOPBACK_MAC                 (4) /* MAC Loopback - not supported */
  79 #define ETH_LOOPBACK_CNIG_AH_ONLY_0123   (5) /* Port to itself */
  80 #define ETH_LOOPBACK_CNIG_AH_ONLY_2301   (6) /* Port to Port */
  81 #define ETH_LOOPBACK_PCS_AH_ONLY         (7) /* PCS loopback (TX to RX) */
  82 /* Loop RX packet from PCS to TX */
  83 #define ETH_LOOPBACK_REVERSE_MAC_AH_ONLY (8)
  84 /* Remote Serdes Loopback (RX to TX) */
  85 #define ETH_LOOPBACK_INT_PHY_FEA_AH_ONLY (9)
  86
  87         u32 eee_cfg;
  88 /* EEE is enabled (configuration). Refer to eee_status->active for negotiated
  89  * status
  90  */
  91 #define EEE_CFG_EEE_ENABLED     (1 << 0)
  92 #define EEE_CFG_TX_LPI          (1 << 1)
  93 #define EEE_CFG_ADV_SPEED_1G    (1 << 2)
  94 #define EEE_CFG_ADV_SPEED_10G   (1 << 3)
  95 #define EEE_TX_TIMER_USEC_MASK  (0xfffffff0)
  96 #define EEE_TX_TIMER_USEC_OFFSET        4
  97 #define EEE_TX_TIMER_USEC_BALANCED_TIME         (0xa00)
  98 #define EEE_TX_TIMER_USEC_AGGRESSIVE_TIME       (0x100)
  99 #define EEE_TX_TIMER_USEC_LATENCY_TIME          (0x6000)
 100
 101         u32 link_modes; /* Additional link modes */
 102 #define LINK_MODE_SMARTLINQ_ENABLE              0x1  /* XXX Deprecate */
 103 };
 104
 105 struct port_mf_cfg {
 106         u32 dynamic_cfg;    /* device control channel */
 107 #define PORT_MF_CFG_OV_TAG_MASK              0x0000ffff
 108 #define PORT_MF_CFG_OV_TAG_OFFSET             0
 109 #define PORT_MF_CFG_OV_TAG_DEFAULT         PORT_MF_CFG_OV_TAG_MASK
 110
 111         u32 reserved[1];
 112 };
 113
 114 /* DO NOT add new fields in the middle
 115  * MUST be synced with struct pmm_stats_map
 116  */
 117 struct eth_stats {
 118         u64 r64;        /* 0x00 (Offset 0x00 ) RX 64-byte frame counter*/
 119         u64 r127; /* 0x01 (Offset 0x08 ) RX 65 to 127 byte frame counter*/
 120         u64 r255; /* 0x02 (Offset 0x10 ) RX 128 to 255 byte frame counter*/
 121         u64 r511; /* 0x03 (Offset 0x18 ) RX 256 to 511 byte frame counter*/
 122         u64 r1023; /* 0x04 (Offset 0x20 ) RX 512 to 1023 byte frame counter*/
 123 /* 0x05 (Offset 0x28 ) RX 1024 to 1518 byte frame counter */
 124         u64 r1518;
 125         union {
 126                 struct { /* bb */
 127 /* 0x06 (Offset 0x30 ) RX 1519 to 1522 byte VLAN-tagged frame counter */
 128                         u64 r1522;
 129 /* 0x07 (Offset 0x38 ) RX 1519 to 2047 byte frame counter*/
 130                         u64 r2047;
 131 /* 0x08 (Offset 0x40 ) RX 2048 to 4095 byte frame counter*/
 132                         u64 r4095;
 133 /* 0x09 (Offset 0x48 ) RX 4096 to 9216 byte frame counter*/
 134                         u64 r9216;
 135 /* 0x0A (Offset 0x50 ) RX 9217 to 16383 byte frame counter */
 136                         u64 r16383;
 137                 } bb0;
 138                 struct { /* ah */
 139                         u64 unused1;
 140 /* 0x07 (Offset 0x38 ) RX 1519 to max byte frame counter*/
 141                         u64 r1519_to_max;
 142                         u64 unused2;
 143                         u64 unused3;
 144                         u64 unused4;
 145                 } ah0;
 146         } u0;
 147         u64 rfcs;       /* 0x0F (Offset 0x58 ) RX FCS error frame counter*/
 148         u64 rxcf;       /* 0x10 (Offset 0x60 ) RX control frame counter*/
 149         u64 rxpf;       /* 0x11 (Offset 0x68 ) RX pause frame counter*/
 150         u64 rxpp;       /* 0x12 (Offset 0x70 ) RX PFC frame counter*/
 151         u64 raln;       /* 0x16 (Offset 0x78 ) RX alignment error counter*/
 152         u64 rfcr;       /* 0x19 (Offset 0x80 ) RX false carrier counter */
 153         u64 rovr;       /* 0x1A (Offset 0x88 ) RX oversized frame counter*/
 154         u64 rjbr;       /* 0x1B (Offset 0x90 ) RX jabber frame counter */
 155         u64 rund;       /* 0x34 (Offset 0x98 ) RX undersized frame counter */
 156         u64 rfrg;       /* 0x35 (Offset 0xa0 ) RX fragment counter */
 157         u64 t64;        /* 0x40 (Offset 0xa8 ) TX 64-byte frame counter */
 158         u64 t127; /* 0x41 (Offset 0xb0 ) TX 65 to 127 byte frame counter */
 159         u64 t255; /* 0x42 (Offset 0xb8 ) TX 128 to 255 byte frame counter*/
 160         u64 t511; /* 0x43 (Offset 0xc0 ) TX 256 to 511 byte frame counter*/
 161         u64 t1023; /* 0x44 (Offset 0xc8 ) TX 512 to 1023 byte frame counter*/
 162 /* 0x45 (Offset 0xd0 ) TX 1024 to 1518 byte frame counter */
 163         u64 t1518;
 164         union {
 165                 struct { /* bb */
 166 /* 0x47 (Offset 0xd8 ) TX 1519 to 2047 byte frame counter */
 167                         u64 t2047;
 168 /* 0x48 (Offset 0xe0 ) TX 2048 to 4095 byte frame counter */
 169                         u64 t4095;
 170 /* 0x49 (Offset 0xe8 ) TX 4096 to 9216 byte frame counter */
 171                         u64 t9216;
 172 /* 0x4A (Offset 0xf0 ) TX 9217 to 16383 byte frame counter */
 173                         u64 t16383;
 174                 } bb1;
 175                 struct { /* ah */
 176 /* 0x47 (Offset 0xd8 ) TX 1519 to max byte frame counter */
 177                         u64 t1519_to_max;
 178                         u64 unused6;
 179                         u64 unused7;
 180                         u64 unused8;
 181                 } ah1;
 182         } u1;
 183         u64 txpf;       /* 0x50 (Offset 0xf8 ) TX pause frame counter */
 184         u64 txpp;       /* 0x51 (Offset 0x100) TX PFC frame counter */
 185 /* 0x6C (Offset 0x108) Transmit Logical Type LLFC message counter */
 186         union {
 187                 struct { /* bb */
 188 /* 0x6C (Offset 0x108) Transmit Logical Type LLFC message counter */
 189                         u64 tlpiec;
 190 /* 0x6E (Offset 0x110) Transmit Total Collision Counter */
 191                         u64 tncl;
 192                 } bb2;
 193                 struct { /* ah */
 194                         u64 unused9;
 195                         u64 unused10;
 196                 } ah2;
 197         } u2;
 198         u64 rbyte;      /* 0x3d (Offset 0x118) RX byte counter */
 199         u64 rxuca;      /* 0x0c (Offset 0x120) RX UC frame counter */
 200         u64 rxmca;      /* 0x0d (Offset 0x128) RX MC frame counter */
 201         u64 rxbca;      /* 0x0e (Offset 0x130) RX BC frame counter */
 202 /* 0x22 (Offset 0x138) RX good frame (good CRC, not oversized, no ERROR) */
 203         u64 rxpok;
 204         u64 tbyte;      /* 0x6f (Offset 0x140) TX byte counter */
 205         u64 txuca;      /* 0x4d (Offset 0x148) TX UC frame counter */
 206         u64 txmca;      /* 0x4e (Offset 0x150) TX MC frame counter */
 207         u64 txbca;      /* 0x4f (Offset 0x158) TX BC frame counter */
 208         u64 txcf;       /* 0x54 (Offset 0x160) TX control frame counter */
 209 /* HSI - Cannot add more stats to this struct. If needed, then need to open new
 210  * struct
 211  */
 212
 213 };
 214
 215 struct brb_stats {
 216         u64 brb_truncate[8];
 217         u64 brb_discard[8];
 218 };
 219
 220 struct port_stats {
 221         struct brb_stats brb;
 222         struct eth_stats eth;
 223 };
 224
 225 /*----+------------------------------------------------------------------------
 226  * C  | Number and | Ports in| Ports in|2 PHY-s |# of ports|# of engines
 227  * h  | rate of    | team #1 | team #2 |are used|per path  | (paths)
 228  * i  | physical   |         |         |        |          | enabled
 229  * p  | ports      |         |         |        |          |
 230  *====+============+=========+=========+========+==========+===================
 231  * BB | 1x100G     | This is special mode, where there are actually 2 HW func
 232  * BB | 2x10/20Gbps| 0,1     | NA      |  No    | 1        | 1
 233  * BB | 2x40 Gbps  | 0,1     | NA      |  Yes   | 1        | 1
 234  * BB | 2x50Gbps   | 0,1     | NA      |  No    | 1        | 1
 235  * BB | 4x10Gbps   | 0,2     | 1,3     |  No    | 1/2      | 1,2 (2 is optional)
 236  * BB | 4x10Gbps   | 0,1     | 2,3     |  No    | 1/2      | 1,2 (2 is optional)
 237  * BB | 4x10Gbps   | 0,3     | 1,2     |  No    | 1/2      | 1,2 (2 is optional)
 238  * BB | 4x10Gbps   | 0,1,2,3 | NA      |  No    | 1        | 1
 239  * AH | 2x10/20Gbps| 0,1     | NA      |  NA    | 1        | NA
 240  * AH | 4x10Gbps   | 0,1     | 2,3     |  NA    | 2        | NA
 241  * AH | 4x10Gbps   | 0,2     | 1,3     |  NA    | 2        | NA
 242  * AH | 4x10Gbps   | 0,3     | 1,2     |  NA    | 2        | NA
 243  * AH | 4x10Gbps   | 0,1,2,3 | NA      |  NA    | 1        | NA
 244  *====+============+=========+=========+========+==========+===================
 245  */
 246
 247 #define CMT_TEAM0 0
 248 #define CMT_TEAM1 1
 249 #define CMT_TEAM_MAX 2
 250
 251 struct couple_mode_teaming {
 252         u8 port_cmt[MCP_GLOB_PORT_MAX];
 253 #define PORT_CMT_IN_TEAM            (1 << 0)
 254
 255 #define PORT_CMT_PORT_ROLE          (1 << 1)
 256 #define PORT_CMT_PORT_INACTIVE      (0 << 1)
 257 #define PORT_CMT_PORT_ACTIVE        (1 << 1)
 258
 259 #define PORT_CMT_TEAM_MASK          (1 << 2)
 260 #define PORT_CMT_TEAM0              (0 << 2)
 261 #define PORT_CMT_TEAM1              (1 << 2)
 262 };
 263
 264 /**************************************
 265  *     LLDP and DCBX HSI structures
 266  **************************************/
 267 #define LLDP_CHASSIS_ID_STAT_LEN 4
 268 #define LLDP_PORT_ID_STAT_LEN 4
 269 #define DCBX_MAX_APP_PROTOCOL           32
 270 #define MAX_SYSTEM_LLDP_TLV_DATA    32
 271
 272 typedef enum _lldp_agent_e {
 273         LLDP_NEAREST_BRIDGE = 0,
 274         LLDP_NEAREST_NON_TPMR_BRIDGE,
 275         LLDP_NEAREST_CUSTOMER_BRIDGE,
 276         LLDP_MAX_LLDP_AGENTS
 277 } lldp_agent_e;
 278
 279 struct lldp_config_params_s {
 280         u32 config;
 281 #define LLDP_CONFIG_TX_INTERVAL_MASK        0x000000ff
 282 #define LLDP_CONFIG_TX_INTERVAL_OFFSET       0
 283 #define LLDP_CONFIG_HOLD_MASK               0x00000f00
 284 #define LLDP_CONFIG_HOLD_OFFSET              8
 285 #define LLDP_CONFIG_MAX_CREDIT_MASK         0x0000f000
 286 #define LLDP_CONFIG_MAX_CREDIT_OFFSET        12
 287 #define LLDP_CONFIG_ENABLE_RX_MASK          0x40000000
 288 #define LLDP_CONFIG_ENABLE_RX_OFFSET         30
 289 #define LLDP_CONFIG_ENABLE_TX_MASK          0x80000000
 290 #define LLDP_CONFIG_ENABLE_TX_OFFSET         31
 291         /* Holds local Chassis ID TLV header, subtype and 9B of payload.
 292          * If firtst byte is 0, then we will use default chassis ID
 293          */
 294         u32 local_chassis_id[LLDP_CHASSIS_ID_STAT_LEN];
 295         /* Holds local Port ID TLV header, subtype and 9B of payload.
 296          * If firtst byte is 0, then we will use default port ID
 297         */
 298         u32 local_port_id[LLDP_PORT_ID_STAT_LEN];
 299 };
 300
 301 struct lldp_status_params_s {
 302         u32 prefix_seq_num;
 303         u32 status; /* TBD */
 304         /* Holds remote Chassis ID TLV header, subtype and 9B of payload. */
 305         u32 peer_chassis_id[LLDP_CHASSIS_ID_STAT_LEN];
 306         /* Holds remote Port ID TLV header, subtype and 9B of payload. */
 307         u32 peer_port_id[LLDP_PORT_ID_STAT_LEN];
 308         u32 suffix_seq_num;
 309 };
 310
 311 struct dcbx_ets_feature {
 312         u32 flags;
 313 #define DCBX_ETS_ENABLED_MASK                   0x00000001
 314 #define DCBX_ETS_ENABLED_OFFSET                  0
 315 #define DCBX_ETS_WILLING_MASK                   0x00000002
 316 #define DCBX_ETS_WILLING_OFFSET                  1
 317 #define DCBX_ETS_ERROR_MASK                     0x00000004
 318 #define DCBX_ETS_ERROR_OFFSET                    2
 319 #define DCBX_ETS_CBS_MASK                       0x00000008
 320 #define DCBX_ETS_CBS_OFFSET                      3
 321 #define DCBX_ETS_MAX_TCS_MASK                   0x000000f0
 322 #define DCBX_ETS_MAX_TCS_OFFSET                  4
 323 #define DCBX_OOO_TC_MASK                        0x00000f00
 324 #define DCBX_OOO_TC_OFFSET                       8
 325 /* Entries in tc table are orginized that the left most is pri 0, right most is
 326  * prio 7
 327  */
 328
 329         u32  pri_tc_tbl[1];
 330 /* Fixed TCP OOO TC usage is deprecated and used only for driver backward
 331  * compatibility
 332  */
 333 #define DCBX_TCP_OOO_TC                         (4)
 334 #define DCBX_TCP_OOO_K2_4PORT_TC                (3)
 335
 336 #define NIG_ETS_ISCSI_OOO_CLIENT_OFFSET         (DCBX_TCP_OOO_TC + 1)
 337 #define DCBX_CEE_STRICT_PRIORITY                0xf
 338 /* Entries in tc table are orginized that the left most is pri 0, right most is
 339  * prio 7
 340  */
 341
 342         u32  tc_bw_tbl[2];
 343 /* Entries in tc table are orginized that the left most is pri 0, right most is
 344  * prio 7
 345  */
 346
 347         u32  tc_tsa_tbl[2];
 348 #define DCBX_ETS_TSA_STRICT                     0
 349 #define DCBX_ETS_TSA_CBS                        1
 350 #define DCBX_ETS_TSA_ETS                        2
 351 };
 352
 353 struct dcbx_app_priority_entry {
 354         u32 entry;
 355 #define DCBX_APP_PRI_MAP_MASK       0x000000ff
 356 #define DCBX_APP_PRI_MAP_OFFSET      0
 357 #define DCBX_APP_PRI_0              0x01
 358 #define DCBX_APP_PRI_1              0x02
 359 #define DCBX_APP_PRI_2              0x04
 360 #define DCBX_APP_PRI_3              0x08
 361 #define DCBX_APP_PRI_4              0x10
 362 #define DCBX_APP_PRI_5              0x20
 363 #define DCBX_APP_PRI_6              0x40
 364 #define DCBX_APP_PRI_7              0x80
 365 #define DCBX_APP_SF_MASK            0x00000300
 366 #define DCBX_APP_SF_OFFSET           8
 367 #define DCBX_APP_SF_ETHTYPE         0
 368 #define DCBX_APP_SF_PORT            1
 369 #define DCBX_APP_SF_IEEE_MASK       0x0000f000
 370 #define DCBX_APP_SF_IEEE_OFFSET      12
 371 #define DCBX_APP_SF_IEEE_RESERVED   0
 372 #define DCBX_APP_SF_IEEE_ETHTYPE    1
 373 #define DCBX_APP_SF_IEEE_TCP_PORT   2
 374 #define DCBX_APP_SF_IEEE_UDP_PORT   3
 375 #define DCBX_APP_SF_IEEE_TCP_UDP_PORT 4
 376
 377 #define DCBX_APP_PROTOCOL_ID_MASK   0xffff0000
 378 #define DCBX_APP_PROTOCOL_ID_OFFSET  16
 379 };
 380
 381
 382 /* FW structure in BE */
 383 struct dcbx_app_priority_feature {
 384         u32 flags;
 385 #define DCBX_APP_ENABLED_MASK           0x00000001
 386 #define DCBX_APP_ENABLED_OFFSET          0
 387 #define DCBX_APP_WILLING_MASK           0x00000002
 388 #define DCBX_APP_WILLING_OFFSET          1
 389 #define DCBX_APP_ERROR_MASK             0x00000004
 390 #define DCBX_APP_ERROR_OFFSET            2
 391         /* Not in use
 392         #define DCBX_APP_DEFAULT_PRI_MASK       0x00000f00
 393         #define DCBX_APP_DEFAULT_PRI_OFFSET      8
 394         */
 395 #define DCBX_APP_MAX_TCS_MASK           0x0000f000
 396 #define DCBX_APP_MAX_TCS_OFFSET          12
 397 #define DCBX_APP_NUM_ENTRIES_MASK       0x00ff0000
 398 #define DCBX_APP_NUM_ENTRIES_OFFSET      16
 399         struct dcbx_app_priority_entry  app_pri_tbl[DCBX_MAX_APP_PROTOCOL];
 400 };
 401
 402 /* FW structure in BE */
 403 struct dcbx_features {
 404         /* PG feature */
 405         struct dcbx_ets_feature ets;
 406         /* PFC feature */
 407         u32 pfc;
 408 #define DCBX_PFC_PRI_EN_BITMAP_MASK             0x000000ff
 409 #define DCBX_PFC_PRI_EN_BITMAP_OFFSET            0
 410 #define DCBX_PFC_PRI_EN_BITMAP_PRI_0            0x01
 411 #define DCBX_PFC_PRI_EN_BITMAP_PRI_1            0x02
 412 #define DCBX_PFC_PRI_EN_BITMAP_PRI_2            0x04
 413 #define DCBX_PFC_PRI_EN_BITMAP_PRI_3            0x08
 414 #define DCBX_PFC_PRI_EN_BITMAP_PRI_4            0x10
 415 #define DCBX_PFC_PRI_EN_BITMAP_PRI_5            0x20
 416 #define DCBX_PFC_PRI_EN_BITMAP_PRI_6            0x40
 417 #define DCBX_PFC_PRI_EN_BITMAP_PRI_7            0x80
 418
 419 #define DCBX_PFC_FLAGS_MASK                     0x0000ff00
 420 #define DCBX_PFC_FLAGS_OFFSET                    8
 421 #define DCBX_PFC_CAPS_MASK                      0x00000f00
 422 #define DCBX_PFC_CAPS_OFFSET                     8
 423 #define DCBX_PFC_MBC_MASK                       0x00004000
 424 #define DCBX_PFC_MBC_OFFSET                      14
 425 #define DCBX_PFC_WILLING_MASK                   0x00008000
 426 #define DCBX_PFC_WILLING_OFFSET                  15
 427 #define DCBX_PFC_ENABLED_MASK                   0x00010000
 428 #define DCBX_PFC_ENABLED_OFFSET                  16
 429 #define DCBX_PFC_ERROR_MASK                     0x00020000
 430 #define DCBX_PFC_ERROR_OFFSET                    17
 431
 432         /* APP feature */
 433         struct dcbx_app_priority_feature app;
 434 };
 435
 436 struct dcbx_local_params {
 437         u32 config;
 438 #define DCBX_CONFIG_VERSION_MASK            0x00000007
 439 #define DCBX_CONFIG_VERSION_OFFSET           0
 440 #define DCBX_CONFIG_VERSION_DISABLED        0
 441 #define DCBX_CONFIG_VERSION_IEEE            1
 442 #define DCBX_CONFIG_VERSION_CEE             2
 443 #define DCBX_CONFIG_VERSION_STATIC          4
 444
 445         u32 flags;
 446         struct dcbx_features features;
 447 };
 448
 449 struct dcbx_mib {
 450         u32 prefix_seq_num;
 451         u32 flags;
 452         /*
 453         #define DCBX_CONFIG_VERSION_MASK            0x00000007
 454         #define DCBX_CONFIG_VERSION_OFFSET           0
 455         #define DCBX_CONFIG_VERSION_DISABLED        0
 456         #define DCBX_CONFIG_VERSION_IEEE            1
 457         #define DCBX_CONFIG_VERSION_CEE             2
 458         #define DCBX_CONFIG_VERSION_STATIC          4
 459         */
 460         struct dcbx_features features;
 461         u32 suffix_seq_num;
 462 };
 463
 464 struct lldp_system_tlvs_buffer_s {
 465         u16 valid;
 466         u16 length;
 467         u32 data[MAX_SYSTEM_LLDP_TLV_DATA];
 468 };
 469
 470 struct dcb_dscp_map {
 471         u32 flags;
 472 #define DCB_DSCP_ENABLE_MASK                    0x1
 473 #define DCB_DSCP_ENABLE_OFFSET                  0
 474 #define DCB_DSCP_ENABLE                         1
 475         u32 dscp_pri_map[8];
 476 };
 477
 478 /**************************************
 479  *     Attributes commands
 480  **************************************/
 481
 482 enum _attribute_commands_e {
 483         ATTRIBUTE_CMD_READ = 0,
 484         ATTRIBUTE_CMD_WRITE,
 485         ATTRIBUTE_CMD_READ_CLEAR,
 486         ATTRIBUTE_CMD_CLEAR,
 487         ATTRIBUTE_NUM_OF_COMMANDS
 488 };
 489
 490 /**************************************/
 491 /*                                    */
 492 /*     P U B L I C      G L O B A L   */
 493 /*                                    */
 494 /**************************************/
 495 struct public_global {
 496         u32 max_path;       /* 32bit is wasty, but this will be used often */
 497 /* (Global) 32bit is wasty, but this will be used often */
 498         u32 max_ports;
 499 #define MODE_1P 1               /* TBD - NEED TO THINK OF A BETTER NAME */
 500 #define MODE_2P 2
 501 #define MODE_3P 3
 502 #define MODE_4P 4
 503         u32 debug_mb_offset;
 504         u32 phymod_dbg_mb_offset;
 505         struct couple_mode_teaming cmt;
 506 /* Temperature in Celcius (-255C / +255C), measured every second. */
 507         s32 internal_temperature;
 508         u32 mfw_ver;
 509         u32 running_bundle_id;
 510         s32 external_temperature;
 511         u32 mdump_reason;
 512 #define MDUMP_REASON_INTERNAL_ERROR     (1 << 0)
 513 #define MDUMP_REASON_EXTERNAL_TRIGGER   (1 << 1)
 514 #define MDUMP_REASON_DUMP_AGED          (1 << 2)
 515         u32 ext_phy_upgrade_fw;
 516 #define EXT_PHY_FW_UPGRADE_STATUS_MASK          (0x0000ffff)
 517 #define EXT_PHY_FW_UPGRADE_STATUS_OFFSET                (0)
 518 #define EXT_PHY_FW_UPGRADE_STATUS_IN_PROGRESS   (1)
 519 #define EXT_PHY_FW_UPGRADE_STATUS_FAILED        (2)
 520 #define EXT_PHY_FW_UPGRADE_STATUS_SUCCESS       (3)
 521 #define EXT_PHY_FW_UPGRADE_TYPE_MASK            (0xffff0000)
 522 #define EXT_PHY_FW_UPGRADE_TYPE_OFFSET          (16)
 523 };
 524
 525 /**************************************/
 526 /*                                    */
 527 /*     P U B L I C      P A T H       */
 528 /*                                    */
 529 /**************************************/
 530
 531 /****************************************************************************
 532  * Shared Memory 2 Region                                                   *
 533  ****************************************************************************/
 534 /* The fw_flr_ack is actually built in the following way:                   */
 535 /* 8 bit:  PF ack                                                           */
 536 /* 128 bit: VF ack                                                           */
 537 /* 8 bit:  ios_dis_ack                                                      */
 538 /* In order to maintain endianity in the mailbox hsi, we want to keep using */
 539 /* u32. The fw must have the VF right after the PF since this is how it     */
 540 /* access arrays(it expects always the VF to reside after the PF, and that  */
 541 /* makes the calculation much easier for it. )                              */
 542 /* In order to answer both limitations, and keep the struct small, the code */
 543 /* will abuse the structure defined here to achieve the actual partition    */
 544 /* above                                                                    */
 545 /****************************************************************************/
 546 struct fw_flr_mb {
 547         u32 aggint;
 548         u32 opgen_addr;
 549         u32 accum_ack;      /* 0..15:PF, 16..207:VF, 256..271:IOV_DIS */
 550 #define ACCUM_ACK_PF_BASE       0
 551 #define ACCUM_ACK_PF_SHIFT      0
 552
 553 #define ACCUM_ACK_VF_BASE       8
 554 #define ACCUM_ACK_VF_SHIFT      3
 555
 556 #define ACCUM_ACK_IOV_DIS_BASE  256
 557 #define ACCUM_ACK_IOV_DIS_SHIFT 8
 558
 559 };
 560
 561 struct public_path {
 562         struct fw_flr_mb flr_mb;
 563         /*
 564          * mcp_vf_disabled is set by the MCP to indicate the driver about VFs
 565          * which were disabled/flred
 566          */
 567         u32 mcp_vf_disabled[VF_MAX_STATIC / 32];    /* 0x003c */
 568
 569 /* Reset on mcp reset, and incremented for eveny process kill event. */
 570         u32 process_kill;
 571 #define PROCESS_KILL_COUNTER_MASK               0x0000ffff
 572 #define PROCESS_KILL_COUNTER_OFFSET             0
 573 #define PROCESS_KILL_GLOB_AEU_BIT_MASK          0xffff0000
 574 #define PROCESS_KILL_GLOB_AEU_BIT_OFFSET        16
 575 #define GLOBAL_AEU_BIT(aeu_reg_id, aeu_bit) (aeu_reg_id * 32 + aeu_bit)
 576 };
 577
 578 /**************************************/
 579 /*                                    */
 580 /*     P U B L I C      P O R T       */
 581 /*                                    */
 582 /**************************************/
 583 #define FC_NPIV_WWPN_SIZE 8
 584 #define FC_NPIV_WWNN_SIZE 8
 585 struct dci_npiv_settings {
 586         u8 npiv_wwpn[FC_NPIV_WWPN_SIZE];
 587         u8 npiv_wwnn[FC_NPIV_WWNN_SIZE];
 588 };
 589
 590 struct dci_fc_npiv_cfg {
 591         /* hdr used internally by the MFW */
 592         u32 hdr;
 593         u32 num_of_npiv;
 594 };
 595
 596 #define MAX_NUMBER_NPIV 64
 597 struct dci_fc_npiv_tbl {
 598         struct dci_fc_npiv_cfg fc_npiv_cfg;
 599         struct dci_npiv_settings settings[MAX_NUMBER_NPIV];
 600 };
 601
 602 /****************************************************************************
 603  * Driver <-> FW Mailbox                                                    *
 604  ****************************************************************************/
 605
 606 struct public_port {
 607         u32 validity_map;   /* 0x0 (4*2 = 0x8) */
 608
 609         /* validity bits */
 610 #define MCP_VALIDITY_PCI_CFG                    0x00100000
 611 #define MCP_VALIDITY_MB                         0x00200000
 612 #define MCP_VALIDITY_DEV_INFO                   0x00400000
 613 #define MCP_VALIDITY_RESERVED                   0x00000007
 614
 615         /* One licensing bit should be set */
 616 /* yaniv - tbd ? license */
 617 #define MCP_VALIDITY_LIC_KEY_IN_EFFECT_MASK     0x00000038
 618 #define MCP_VALIDITY_LIC_MANUF_KEY_IN_EFFECT    0x00000008
 619 #define MCP_VALIDITY_LIC_UPGRADE_KEY_IN_EFFECT  0x00000010
 620 #define MCP_VALIDITY_LIC_NO_KEY_IN_EFFECT       0x00000020
 621
 622         /* Active MFW */
 623 #define MCP_VALIDITY_ACTIVE_MFW_UNKNOWN         0x00000000
 624 #define MCP_VALIDITY_ACTIVE_MFW_MASK            0x000001c0
 625 #define MCP_VALIDITY_ACTIVE_MFW_NCSI            0x00000040
 626 #define MCP_VALIDITY_ACTIVE_MFW_NONE            0x000001c0
 627
 628         u32 link_status;
 629 #define LINK_STATUS_LINK_UP                             0x00000001
 630 #define LINK_STATUS_SPEED_AND_DUPLEX_MASK               0x0000001e
 631 #define LINK_STATUS_SPEED_AND_DUPLEX_1000THD            (1 << 1)
 632 #define LINK_STATUS_SPEED_AND_DUPLEX_1000TFD            (2 << 1)
 633 #define LINK_STATUS_SPEED_AND_DUPLEX_10G                (3 << 1)
 634 #define LINK_STATUS_SPEED_AND_DUPLEX_20G                (4 << 1)
 635 #define LINK_STATUS_SPEED_AND_DUPLEX_40G                (5 << 1)
 636 #define LINK_STATUS_SPEED_AND_DUPLEX_50G                (6 << 1)
 637 #define LINK_STATUS_SPEED_AND_DUPLEX_100G               (7 << 1)
 638 #define LINK_STATUS_SPEED_AND_DUPLEX_25G                (8 << 1)
 639 #define LINK_STATUS_AUTO_NEGOTIATE_ENABLED              0x00000020
 640 #define LINK_STATUS_AUTO_NEGOTIATE_COMPLETE             0x00000040
 641 #define LINK_STATUS_PARALLEL_DETECTION_USED             0x00000080
 642 #define LINK_STATUS_PFC_ENABLED                         0x00000100
 643 #define LINK_STATUS_LINK_PARTNER_1000TFD_CAPABLE        0x00000200
 644 #define LINK_STATUS_LINK_PARTNER_1000THD_CAPABLE        0x00000400
 645 #define LINK_STATUS_LINK_PARTNER_10G_CAPABLE            0x00000800
 646 #define LINK_STATUS_LINK_PARTNER_20G_CAPABLE            0x00001000
 647 #define LINK_STATUS_LINK_PARTNER_40G_CAPABLE            0x00002000
 648 #define LINK_STATUS_LINK_PARTNER_50G_CAPABLE            0x00004000
 649 #define LINK_STATUS_LINK_PARTNER_100G_CAPABLE           0x00008000
 650 #define LINK_STATUS_LINK_PARTNER_25G_CAPABLE            0x00010000
 651 #define LINK_STATUS_LINK_PARTNER_FLOW_CONTROL_MASK      0x000C0000
 652 #define LINK_STATUS_LINK_PARTNER_NOT_PAUSE_CAPABLE      (0 << 18)
 653 #define LINK_STATUS_LINK_PARTNER_SYMMETRIC_PAUSE        (1 << 18)
 654 #define LINK_STATUS_LINK_PARTNER_ASYMMETRIC_PAUSE       (2 << 18)
 655 #define LINK_STATUS_LINK_PARTNER_BOTH_PAUSE             (3 << 18)
 656 #define LINK_STATUS_SFP_TX_FAULT                        0x00100000
 657 #define LINK_STATUS_TX_FLOW_CONTROL_ENABLED             0x00200000
 658 #define LINK_STATUS_RX_FLOW_CONTROL_ENABLED             0x00400000
 659 #define LINK_STATUS_RX_SIGNAL_PRESENT                   0x00800000
 660 #define LINK_STATUS_MAC_LOCAL_FAULT                     0x01000000
 661 #define LINK_STATUS_MAC_REMOTE_FAULT                    0x02000000
 662 #define LINK_STATUS_UNSUPPORTED_SPD_REQ                 0x04000000
 663 #define LINK_STATUS_FEC_MODE_MASK                       0x38000000
 664 #define LINK_STATUS_FEC_MODE_NONE                       (0 << 27)
 665 #define LINK_STATUS_FEC_MODE_FIRECODE_CL74              (1 << 27)
 666 #define LINK_STATUS_FEC_MODE_RS_CL91                    (2 << 27)
 667 #define LINK_STATUS_EXT_PHY_LINK_UP                     0x40000000
 668
 669         u32 link_status1;
 670         u32 ext_phy_fw_version;
 671 /* Points to struct eth_phy_cfg (For READ-ONLY) */
 672         u32 drv_phy_cfg_addr;
 673
 674         u32 port_stx;
 675
 676         u32 stat_nig_timer;
 677
 678         struct port_mf_cfg port_mf_config;
 679         struct port_stats stats;
 680
 681         u32 media_type;
 682 #define MEDIA_UNSPECIFIED       0x0
 683 #define MEDIA_SFPP_10G_FIBER    0x1     /* Use MEDIA_MODULE_FIBER instead */
 684 #define MEDIA_XFP_FIBER         0x2     /* Use MEDIA_MODULE_FIBER instead */
 685 #define MEDIA_DA_TWINAX         0x3
 686 #define MEDIA_BASE_T            0x4
 687 #define MEDIA_SFP_1G_FIBER      0x5     /* Use MEDIA_MODULE_FIBER instead */
 688 #define MEDIA_MODULE_FIBER      0x6
 689 #define MEDIA_KR                0xf0
 690 #define MEDIA_NOT_PRESENT       0xff
 691
 692         u32 lfa_status;
 693 #define LFA_LINK_FLAP_REASON_OFFSET             0
 694 #define LFA_LINK_FLAP_REASON_MASK               0x000000ff
 695 #define LFA_NO_REASON                                   (0 << 0)
 696 #define LFA_LINK_DOWN                                   (1 << 0)
 697 #define LFA_FORCE_INIT                                  (1 << 1)
 698 #define LFA_LOOPBACK_MISMATCH                           (1 << 2)
 699 #define LFA_SPEED_MISMATCH                              (1 << 3)
 700 #define LFA_FLOW_CTRL_MISMATCH                          (1 << 4)
 701 #define LFA_ADV_SPEED_MISMATCH                          (1 << 5)
 702 #define LFA_EEE_MISMATCH                                (1 << 6)
 703 #define LFA_LINK_MODES_MISMATCH                 (1 << 7)
 704 #define LINK_FLAP_AVOIDANCE_COUNT_OFFSET        8
 705 #define LINK_FLAP_AVOIDANCE_COUNT_MASK          0x0000ff00
 706 #define LINK_FLAP_COUNT_OFFSET                  16
 707 #define LINK_FLAP_COUNT_MASK                    0x00ff0000
 708
 709         u32 link_change_count;
 710
 711         /* LLDP params */
 712 /* offset: 536 bytes? */
 713         struct lldp_config_params_s lldp_config_params[LLDP_MAX_LLDP_AGENTS];
 714         struct lldp_status_params_s lldp_status_params[LLDP_MAX_LLDP_AGENTS];
 715         struct lldp_system_tlvs_buffer_s system_lldp_tlvs_buf;
 716
 717         /* DCBX related MIB */
 718         struct dcbx_local_params local_admin_dcbx_mib;
 719         struct dcbx_mib remote_dcbx_mib;
 720         struct dcbx_mib operational_dcbx_mib;
 721
 722 /* FC_NPIV table offset & size in NVRAM value of 0 means not present */
 723
 724         u32 fc_npiv_nvram_tbl_addr;
 725         u32 fc_npiv_nvram_tbl_size;
 726         u32 transceiver_data;
 727 #define ETH_TRANSCEIVER_STATE_MASK                      0x000000FF
 728 #define ETH_TRANSCEIVER_STATE_OFFSET                    0x00000000
 729 #define ETH_TRANSCEIVER_STATE_UNPLUGGED                 0x00000000
 730 #define ETH_TRANSCEIVER_STATE_PRESENT                   0x00000001
 731 #define ETH_TRANSCEIVER_STATE_VALID                     0x00000003
 732 #define ETH_TRANSCEIVER_STATE_UPDATING                  0x00000008
 733 #define ETH_TRANSCEIVER_TYPE_MASK                       0x0000FF00
 734 #define ETH_TRANSCEIVER_TYPE_OFFSET                     0x00000008
 735 #define ETH_TRANSCEIVER_TYPE_NONE                       0x00000000
 736 #define ETH_TRANSCEIVER_TYPE_UNKNOWN                    0x000000FF
 737 /* 1G Passive copper cable */
 738 #define ETH_TRANSCEIVER_TYPE_1G_PCC                     0x01
 739 /* 1G Active copper cable  */
 740 #define ETH_TRANSCEIVER_TYPE_1G_ACC                     0x02
 741 #define ETH_TRANSCEIVER_TYPE_1G_LX                      0x03
 742 #define ETH_TRANSCEIVER_TYPE_1G_SX                      0x04
 743 #define ETH_TRANSCEIVER_TYPE_10G_SR                     0x05
 744 #define ETH_TRANSCEIVER_TYPE_10G_LR                     0x06
 745 #define ETH_TRANSCEIVER_TYPE_10G_LRM                    0x07
 746 #define ETH_TRANSCEIVER_TYPE_10G_ER                     0x08
 747 /* 10G Passive copper cable */
 748 #define ETH_TRANSCEIVER_TYPE_10G_PCC                    0x09
 749 /* 10G Active copper cable  */
 750 #define ETH_TRANSCEIVER_TYPE_10G_ACC                    0x0a
 751 #define ETH_TRANSCEIVER_TYPE_XLPPI                      0x0b
 752 #define ETH_TRANSCEIVER_TYPE_40G_LR4                    0x0c
 753 #define ETH_TRANSCEIVER_TYPE_40G_SR4                    0x0d
 754 #define ETH_TRANSCEIVER_TYPE_40G_CR4                    0x0e
 755 /* Active optical cable */
 756 #define ETH_TRANSCEIVER_TYPE_100G_AOC                   0x0f
 757 #define ETH_TRANSCEIVER_TYPE_100G_SR4                   0x10
 758 #define ETH_TRANSCEIVER_TYPE_100G_LR4                   0x11
 759 #define ETH_TRANSCEIVER_TYPE_100G_ER4                   0x12
 760 /* Active copper cable */
 761 #define ETH_TRANSCEIVER_TYPE_100G_ACC                   0x13
 762 #define ETH_TRANSCEIVER_TYPE_100G_CR4                   0x14
 763 #define ETH_TRANSCEIVER_TYPE_4x10G_SR                   0x15
 764 /* 25G Passive copper cable - short */
 765 #define ETH_TRANSCEIVER_TYPE_25G_CA_N                   0x16
 766 /* 25G Active copper cable  - short */
 767 #define ETH_TRANSCEIVER_TYPE_25G_ACC_S                  0x17
 768 /* 25G Passive copper cable - medium */
 769 #define ETH_TRANSCEIVER_TYPE_25G_CA_S                   0x18
 770 /* 25G Active copper cable  - medium */
 771 #define ETH_TRANSCEIVER_TYPE_25G_ACC_M                  0x19
 772 /* 25G Passive copper cable - long */
 773 #define ETH_TRANSCEIVER_TYPE_25G_CA_L                   0x1a
 774 /* 25G Active copper cable  - long */
 775 #define ETH_TRANSCEIVER_TYPE_25G_ACC_L                  0x1b
 776 #define ETH_TRANSCEIVER_TYPE_25G_SR                     0x1c
 777 #define ETH_TRANSCEIVER_TYPE_25G_LR                     0x1d
 778 #define ETH_TRANSCEIVER_TYPE_25G_AOC                    0x1e
 779
 780 #define ETH_TRANSCEIVER_TYPE_4x10G                      0x1f
 781 #define ETH_TRANSCEIVER_TYPE_4x25G_CR                   0x20
 782 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_10G_40G_SR      0x30
 783 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_10G_40G_CR      0x31
 784 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_10G_40G_LR      0x32
 785 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_40G_100G_SR     0x33
 786 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_40G_100G_CR     0x34
 787 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_40G_100G_LR     0x35
 788 #define ETH_TRANSCEIVER_TYPE_MULTI_RATE_40G_100G_AOC    0x36
 789         u32 wol_info;
 790         u32 wol_pkt_len;
 791         u32 wol_pkt_details;
 792         struct dcb_dscp_map dcb_dscp_map;
 793
 794         u32 eee_status;
 795 /* Set when EEE negotiation is complete. */
 796 #define EEE_ACTIVE_BIT          (1 << 0)
 797
 798 /* Shows the Local Device EEE capabilities */
 799 #define EEE_LD_ADV_STATUS_MASK  0x000000f0
 800 #define EEE_LD_ADV_STATUS_OFFSET        4
 801         #define EEE_1G_ADV      (1 << 1)
 802         #define EEE_10G_ADV     (1 << 2)
 803 /* Same values as in EEE_LD_ADV, but for Link Parter */
 804 #define EEE_LP_ADV_STATUS_MASK  0x00000f00
 805 #define EEE_LP_ADV_STATUS_OFFSET        8
 806
 807 /* Supported speeds for EEE */
 808 #define EEE_SUPPORTED_SPEED_MASK        0x0000f000
 809 #define EEE_SUPPORTED_SPEED_OFFSET      12
 810         #define EEE_1G_SUPPORTED        (1 << 1)
 811         #define EEE_10G_SUPPORTED       (1 << 2)
 812
 813         u32 eee_remote; /* Used for EEE in LLDP */
 814 #define EEE_REMOTE_TW_TX_MASK   0x0000ffff
 815 #define EEE_REMOTE_TW_TX_OFFSET 0
 816 #define EEE_REMOTE_TW_RX_MASK   0xffff0000
 817 #define EEE_REMOTE_TW_RX_OFFSET 16
 818
 819         u32 module_info;
 820 #define ETH_TRANSCEIVER_MONITORING_TYPE_MASK            0x000000FF
 821 #define ETH_TRANSCEIVER_MONITORING_TYPE_OFFSET          0
 822 #define ETH_TRANSCEIVER_ADDR_CHNG_REQUIRED              (1 << 2)
 823 #define ETH_TRANSCEIVER_RCV_PWR_MEASURE_TYPE            (1 << 3)
 824 #define ETH_TRANSCEIVER_EXTERNALLY_CALIBRATED           (1 << 4)
 825 #define ETH_TRANSCEIVER_INTERNALLY_CALIBRATED           (1 << 5)
 826 #define ETH_TRANSCEIVER_HAS_DIAGNOSTIC                  (1 << 6)
 827 #define ETH_TRANSCEIVER_IDENT_MASK                      0x0000ff00
 828 #define ETH_TRANSCEIVER_IDENT_OFFSET                    8
 829
 830         u32 oem_cfg_port;
 831 #define OEM_CFG_CHANNEL_TYPE_MASK                       0x00000003
 832 #define OEM_CFG_CHANNEL_TYPE_OFFSET                     0
 833 #define OEM_CFG_CHANNEL_TYPE_VLAN_PARTITION             0x1
 834 #define OEM_CFG_CHANNEL_TYPE_STAGGED                    0x2
 835
 836 #define OEM_CFG_SCHED_TYPE_MASK                         0x0000000C
 837 #define OEM_CFG_SCHED_TYPE_OFFSET                       2
 838 #define OEM_CFG_SCHED_TYPE_ETS                          0x1
 839 #define OEM_CFG_SCHED_TYPE_VNIC_BW                      0x2
 840 };
 841
 842 /**************************************/
 843 /*                                    */
 844 /*     P U B L I C      F U N C       */
 845 /*                                    */
 846 /**************************************/
 847
 848 struct public_func {
 849         u32 iscsi_boot_signature;
 850         u32 iscsi_boot_block_offset;
 851
 852         /* MTU size per funciton is needed for the OV feature */
 853         u32 mtu_size;
 854 /* 9 entires for the C2S PCP map for each inner VLAN PCP + 1 default */
 855
 856         /* For PCP values 0-3 use the map lower */
 857         /* 0xFF000000 - PCP 0, 0x00FF0000 - PCP 1,
 858          * 0x0000FF00 - PCP 2, 0x000000FF PCP 3
 859          */
 860         u32 c2s_pcp_map_lower;
 861         /* For PCP values 4-7 use the map upper */
 862         /* 0xFF000000 - PCP 4, 0x00FF0000 - PCP 5,
 863          * 0x0000FF00 - PCP 6, 0x000000FF PCP 7
 864         */
 865         u32 c2s_pcp_map_upper;
 866
 867         /* For PCP default value get the MSB byte of the map default */
 868         u32 c2s_pcp_map_default;
 869
 870         u32 reserved[4];
 871
 872         /* replace old mf_cfg */
 873         u32 config;
 874         /* E/R/I/D */
 875         /* function 0 of each port cannot be hidden */
 876 #define FUNC_MF_CFG_FUNC_HIDE                   0x00000001
 877 #define FUNC_MF_CFG_PAUSE_ON_HOST_RING          0x00000002
 878 #define FUNC_MF_CFG_PAUSE_ON_HOST_RING_OFFSET    0x00000001
 879
 880
 881 #define FUNC_MF_CFG_PROTOCOL_MASK               0x000000f0
 882 #define FUNC_MF_CFG_PROTOCOL_OFFSET              4
 883 #define FUNC_MF_CFG_PROTOCOL_ETHERNET           0x00000000
 884 #define FUNC_MF_CFG_PROTOCOL_ISCSI              0x00000010
 885 #define FUNC_MF_CFG_PROTOCOL_FCOE               0x00000020
 886 #define FUNC_MF_CFG_PROTOCOL_ROCE               0x00000030
 887 #define FUNC_MF_CFG_PROTOCOL_MAX                0x00000030
 888
 889         /* MINBW, MAXBW */
 890         /* value range - 0..100, increments in 1 %  */
 891 #define FUNC_MF_CFG_MIN_BW_MASK                 0x0000ff00
 892 #define FUNC_MF_CFG_MIN_BW_OFFSET                8
 893 #define FUNC_MF_CFG_MIN_BW_DEFAULT              0x00000000
 894 #define FUNC_MF_CFG_MAX_BW_MASK                 0x00ff0000
 895 #define FUNC_MF_CFG_MAX_BW_OFFSET                16
 896 #define FUNC_MF_CFG_MAX_BW_DEFAULT              0x00640000
 897
 898         u32 status;
 899 #define FUNC_STATUS_VIRTUAL_LINK_UP             0x00000001
 900 #define FUNC_STATUS_LOGICAL_LINK_UP             0x00000002
 901 #define FUNC_STATUS_FORCED_LINK                 0x00000004
 902
 903         u32 mac_upper;      /* MAC */
 904 #define FUNC_MF_CFG_UPPERMAC_MASK               0x0000ffff
 905 #define FUNC_MF_CFG_UPPERMAC_OFFSET              0
 906 #define FUNC_MF_CFG_UPPERMAC_DEFAULT            FUNC_MF_CFG_UPPERMAC_MASK
 907         u32 mac_lower;
 908 #define FUNC_MF_CFG_LOWERMAC_DEFAULT            0xffffffff
 909
 910         u32 fcoe_wwn_port_name_upper;
 911         u32 fcoe_wwn_port_name_lower;
 912
 913         u32 fcoe_wwn_node_name_upper;
 914         u32 fcoe_wwn_node_name_lower;
 915
 916         u32 ovlan_stag;     /* tags */
 917 #define FUNC_MF_CFG_OV_STAG_MASK              0x0000ffff
 918 #define FUNC_MF_CFG_OV_STAG_OFFSET             0
 919 #define FUNC_MF_CFG_OV_STAG_DEFAULT           FUNC_MF_CFG_OV_STAG_MASK
 920
 921         u32 pf_allocation; /* vf per pf */
 922
 923         u32 preserve_data; /* Will be used bt CCM */
 924
 925         u32 driver_last_activity_ts;
 926
 927         /*
 928          * drv_ack_vf_disabled is set by the PF driver to ack handled disabled
 929          * VFs
 930          */
 931         u32 drv_ack_vf_disabled[VF_MAX_STATIC / 32];    /* 0x0044 */
 932
 933         u32 drv_id;
 934 #define DRV_ID_PDA_COMP_VER_MASK        0x0000ffff
 935 #define DRV_ID_PDA_COMP_VER_OFFSET      0
 936
 937 #define LOAD_REQ_HSI_VERSION            2
 938 #define DRV_ID_MCP_HSI_VER_MASK         0x00ff0000
 939 #define DRV_ID_MCP_HSI_VER_OFFSET       16
 940 #define DRV_ID_MCP_HSI_VER_CURRENT      (LOAD_REQ_HSI_VERSION << \
 941                                          DRV_ID_MCP_HSI_VER_OFFSET)
 942
 943 #define DRV_ID_DRV_TYPE_MASK            0x7f000000
 944 #define DRV_ID_DRV_TYPE_OFFSET          24
 945 #define DRV_ID_DRV_TYPE_UNKNOWN         (0 << DRV_ID_DRV_TYPE_OFFSET)
 946 #define DRV_ID_DRV_TYPE_LINUX           (1 << DRV_ID_DRV_TYPE_OFFSET)
 947 #define DRV_ID_DRV_TYPE_WINDOWS         (2 << DRV_ID_DRV_TYPE_OFFSET)
 948 #define DRV_ID_DRV_TYPE_DIAG            (3 << DRV_ID_DRV_TYPE_OFFSET)
 949 #define DRV_ID_DRV_TYPE_PREBOOT         (4 << DRV_ID_DRV_TYPE_OFFSET)
 950 #define DRV_ID_DRV_TYPE_SOLARIS         (5 << DRV_ID_DRV_TYPE_OFFSET)
 951 #define DRV_ID_DRV_TYPE_VMWARE          (6 << DRV_ID_DRV_TYPE_OFFSET)
 952 #define DRV_ID_DRV_TYPE_FREEBSD         (7 << DRV_ID_DRV_TYPE_OFFSET)
 953 #define DRV_ID_DRV_TYPE_AIX             (8 << DRV_ID_DRV_TYPE_OFFSET)
 954
 955 #define DRV_ID_DRV_INIT_HW_MASK         0x80000000
 956 #define DRV_ID_DRV_INIT_HW_OFFSET       31
 957 #define DRV_ID_DRV_INIT_HW_FLAG         (1 << DRV_ID_DRV_INIT_HW_OFFSET)
 958
 959         u32 oem_cfg_func;
 960 #define OEM_CFG_FUNC_TC_MASK                    0x0000000F
 961 #define OEM_CFG_FUNC_TC_OFFSET                  0
 962 #define OEM_CFG_FUNC_TC_0                       0x0
 963 #define OEM_CFG_FUNC_TC_1                       0x1
 964 #define OEM_CFG_FUNC_TC_2                       0x2
 965 #define OEM_CFG_FUNC_TC_3                       0x3
 966 #define OEM_CFG_FUNC_TC_4                       0x4
 967 #define OEM_CFG_FUNC_TC_5                       0x5
 968 #define OEM_CFG_FUNC_TC_6                       0x6
 969 #define OEM_CFG_FUNC_TC_7                       0x7
 970
 971 #define OEM_CFG_FUNC_HOST_PRI_CTRL_MASK         0x00000030
 972 #define OEM_CFG_FUNC_HOST_PRI_CTRL_OFFSET       4
 973 #define OEM_CFG_FUNC_HOST_PRI_CTRL_VNIC         0x1
 974 #define OEM_CFG_FUNC_HOST_PRI_CTRL_OS           0x2
 975 };
 976
 977 /**************************************/
 978 /*                                    */
 979 /*     P U B L I C       M B          */
 980 /*                                    */
 981 /**************************************/
 982 /* This is the only section that the driver can write to, and each */
 983 /* Basically each driver request to set feature parameters,
 984  * will be done using a different command, which will be linked
 985  * to a specific data structure from the union below.
 986  * For huge strucuture, the common blank structure should be used.
 987  */
 988
 989 struct mcp_mac {
 990         u32 mac_upper;      /* Upper 16 bits are always zeroes */
 991         u32 mac_lower;
 992 };
 993
 994 struct mcp_val64 {
 995         u32 lo;
 996         u32 hi;
 997 };
 998
 999 struct mcp_file_att {
1000         u32 nvm_start_addr;
1001         u32 len;
1002 };
1003
1004 struct bist_nvm_image_att {
1005         u32 return_code;
1006         u32 image_type;         /* Image type */
1007         u32 nvm_start_addr;     /* NVM address of the image */
1008         u32 len;                /* Include CRC */
1009 };
1010
1011 #define MCP_DRV_VER_STR_SIZE 16
1012 #define MCP_DRV_VER_STR_SIZE_DWORD (MCP_DRV_VER_STR_SIZE / sizeof(u32))
1013 #define MCP_DRV_NVM_BUF_LEN 32
1014 struct drv_version_stc {
1015         u32 version;
1016         u8 name[MCP_DRV_VER_STR_SIZE - 4];
1017 };
1018
1019 /* statistics for ncsi */
1020 struct lan_stats_stc {
1021         u64 ucast_rx_pkts;
1022         u64 ucast_tx_pkts;
1023         u32 fcs_err;
1024         u32 rserved;
1025 };
1026
1027 struct fcoe_stats_stc {
1028         u64 rx_pkts;
1029         u64 tx_pkts;
1030         u32 fcs_err;
1031         u32 login_failure;
1032 };
1033
1034 struct iscsi_stats_stc {
1035         u64 rx_pdus;
1036         u64 tx_pdus;
1037         u64 rx_bytes;
1038         u64 tx_bytes;
1039 };
1040
1041 struct rdma_stats_stc {
1042         u64 rx_pkts;
1043         u64 tx_pkts;
1044         u64 rx_bytes;
1045         u64 tx_bytes;
1046 };
1047
1048 struct ocbb_data_stc {
1049         u32 ocbb_host_addr;
1050         u32 ocsd_host_addr;
1051         u32 ocsd_req_update_interval;
1052 };
1053
1054 #define MAX_NUM_OF_SENSORS                      7
1055 #define MFW_SENSOR_LOCATION_INTERNAL            1
1056 #define MFW_SENSOR_LOCATION_EXTERNAL            2
1057 #define MFW_SENSOR_LOCATION_SFP                 3
1058
1059 #define SENSOR_LOCATION_OFFSET                  0
1060 #define SENSOR_LOCATION_MASK                    0x000000ff
1061 #define THRESHOLD_HIGH_OFFSET                   8
1062 #define THRESHOLD_HIGH_MASK                     0x0000ff00
1063 #define CRITICAL_TEMPERATURE_OFFSET             16
1064 #define CRITICAL_TEMPERATURE_MASK               0x00ff0000
1065 #define CURRENT_TEMP_OFFSET                     24
1066 #define CURRENT_TEMP_MASK                       0xff000000
1067 struct temperature_status_stc {
1068         u32 num_of_sensors;
1069         u32 sensor[MAX_NUM_OF_SENSORS];
1070 };
1071
1072 /* crash dump configuration header */
1073 struct mdump_config_stc {
1074         u32 version;
1075         u32 config;
1076         u32 epoc;
1077         u32 num_of_logs;
1078         u32 valid_logs;
1079 };
1080
1081 enum resource_id_enum {
1082         RESOURCE_NUM_SB_E               =       0,
1083         RESOURCE_NUM_L2_QUEUE_E         =       1,
1084         RESOURCE_NUM_VPORT_E            =       2,
1085         RESOURCE_NUM_VMQ_E              =       3,
1086 /* Not a real resource!! it's a factor used to calculate others */
1087         RESOURCE_FACTOR_NUM_RSS_PF_E    =       4,
1088 /* Not a real resource!! it's a factor used to calculate others */
1089         RESOURCE_FACTOR_RSS_PER_VF_E    =       5,
1090         RESOURCE_NUM_RL_E               =       6,
1091         RESOURCE_NUM_PQ_E               =       7,
1092         RESOURCE_NUM_VF_E               =       8,
1093         RESOURCE_VFC_FILTER_E           =       9,
1094         RESOURCE_ILT_E                  =       10,
1095         RESOURCE_CQS_E                  =       11,
1096         RESOURCE_GFT_PROFILES_E         =       12,
1097         RESOURCE_NUM_TC_E               =       13,
1098         RESOURCE_NUM_RSS_ENGINES_E      =       14,
1099         RESOURCE_LL2_QUEUE_E            =       15,
1100         RESOURCE_RDMA_STATS_QUEUE_E     =       16,
1101         RESOURCE_BDQ_E                  =       17,
1102         RESOURCE_MAX_NUM,
1103         RESOURCE_NUM_INVALID            =       0xFFFFFFFF
1104 };
1105
1106 /* Resource ID is to be filled by the driver in the MB request
1107  * Size, offset & flags to be filled by the MFW in the MB response
1108  */
1109 struct resource_info {
1110         enum resource_id_enum res_id;
1111         u32 size; /* number of allocated resources */
1112         u32 offset; /* Offset of the 1st resource */
1113         u32 vf_size;
1114         u32 vf_offset;
1115         u32 flags;
1116 #define RESOURCE_ELEMENT_STRICT (1 << 0)
1117 };
1118
1119 #define DRV_ROLE_NONE           0
1120 #define DRV_ROLE_PREBOOT        1
1121 #define DRV_ROLE_OS             2
1122 #define DRV_ROLE_KDUMP          3
1123
1124 struct load_req_stc {
1125         u32 drv_ver_0;
1126         u32 drv_ver_1;
1127         u32 fw_ver;
1128         u32 misc0;
1129 #define LOAD_REQ_ROLE_MASK              0x000000FF
1130 #define LOAD_REQ_ROLE_OFFSET            0
1131 #define LOAD_REQ_LOCK_TO_MASK           0x0000FF00
1132 #define LOAD_REQ_LOCK_TO_OFFSET         8
1133 #define LOAD_REQ_LOCK_TO_DEFAULT        0
1134 #define LOAD_REQ_LOCK_TO_NONE           255
1135 #define LOAD_REQ_FORCE_MASK             0x000F0000
1136 #define LOAD_REQ_FORCE_OFFSET           16
1137 #define LOAD_REQ_FORCE_NONE             0
1138 #define LOAD_REQ_FORCE_PF               1
1139 #define LOAD_REQ_FORCE_ALL              2
1140 #define LOAD_REQ_FLAGS0_MASK            0x00F00000
1141 #define LOAD_REQ_FLAGS0_OFFSET          20
1142 #define LOAD_REQ_FLAGS0_AVOID_RESET     (0x1 << 0)
1143 };
1144
1145 struct load_rsp_stc {
1146         u32 drv_ver_0;
1147         u32 drv_ver_1;
1148         u32 fw_ver;
1149         u32 misc0;
1150 #define LOAD_RSP_ROLE_MASK              0x000000FF
1151 #define LOAD_RSP_ROLE_OFFSET            0
1152 #define LOAD_RSP_HSI_MASK               0x0000FF00
1153 #define LOAD_RSP_HSI_OFFSET             8
1154 #define LOAD_RSP_FLAGS0_MASK            0x000F0000
1155 #define LOAD_RSP_FLAGS0_OFFSET          16
1156 #define LOAD_RSP_FLAGS0_DRV_EXISTS      (0x1 << 0)
1157 };
1158
1159 struct mdump_retain_data_stc {
1160         u32 valid;
1161         u32 epoch;
1162         u32 pf;
1163         u32 status;
1164 };
1165
1166 struct attribute_cmd_write_stc {
1167         u32 val;
1168         u32 mask;
1169         u32 offset;
1170 };
1171
1172 union drv_union_data {
1173         struct mcp_mac wol_mac; /* UNLOAD_DONE */
1174
1175 /* This configuration should be set by the driver for the LINK_SET command. */
1176
1177         struct eth_phy_cfg drv_phy_cfg;
1178
1179         struct mcp_val64 val64; /* For PHY / AVS commands */
1180
1181         u8 raw_data[MCP_DRV_NVM_BUF_LEN];
1182
1183         struct mcp_file_att file_att;
1184
1185         u32 ack_vf_disabled[VF_MAX_STATIC / 32];
1186
1187         struct drv_version_stc drv_version;
1188
1189         struct lan_stats_stc lan_stats;
1190         struct fcoe_stats_stc fcoe_stats;
1191         struct iscsi_stats_stc iscsi_stats;
1192         struct rdma_stats_stc rdma_stats;
1193         struct ocbb_data_stc ocbb_info;
1194         struct temperature_status_stc temp_info;
1195         struct resource_info resource;
1196         struct bist_nvm_image_att nvm_image_att;
1197         struct mdump_config_stc mdump_config;
1198         u32 dword;
1199
1200         struct load_req_stc load_req;
1201         struct load_rsp_stc load_rsp;
1202         struct mdump_retain_data_stc mdump_retain;
1203         struct attribute_cmd_write_stc attribute_cmd_write;
1204         /* ... */
1205 };
1206
1207 struct public_drv_mb {
1208         u32 drv_mb_header;
1209 #define DRV_MSG_CODE_MASK                       0xffff0000
1210 #define DRV_MSG_CODE_LOAD_REQ                   0x10000000
1211 #define DRV_MSG_CODE_LOAD_DONE                  0x11000000
1212 #define DRV_MSG_CODE_INIT_HW                    0x12000000
1213 #define DRV_MSG_CODE_CANCEL_LOAD_REQ            0x13000000
1214 #define DRV_MSG_CODE_UNLOAD_REQ                 0x20000000
1215 #define DRV_MSG_CODE_UNLOAD_DONE                0x21000000
1216 #define DRV_MSG_CODE_INIT_PHY                   0x22000000
1217         /* Params - FORCE - Reinitialize the link regardless of LFA */
1218         /*        - DONT_CARE - Don't flap the link if up */
1219 #define DRV_MSG_CODE_LINK_RESET                 0x23000000
1220
1221         /* Vitaly: LLDP commands */
1222 #define DRV_MSG_CODE_SET_LLDP                   0x24000000
1223 #define DRV_MSG_CODE_SET_DCBX                   0x25000000
1224         /* OneView feature driver HSI*/
1225 #define DRV_MSG_CODE_OV_UPDATE_CURR_CFG         0x26000000
1226 #define DRV_MSG_CODE_OV_UPDATE_BUS_NUM          0x27000000
1227 #define DRV_MSG_CODE_OV_UPDATE_BOOT_PROGRESS    0x28000000
1228 #define DRV_MSG_CODE_OV_UPDATE_STORM_FW_VER     0x29000000
1229 #define DRV_MSG_CODE_NIG_DRAIN                  0x30000000
1230 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE     0x31000000
1231 #define DRV_MSG_CODE_BW_UPDATE_ACK              0x32000000
1232 #define DRV_MSG_CODE_OV_UPDATE_MTU              0x33000000
1233 /* DRV_MB Param: driver version supp, FW_MB param: MFW version supp,
1234  * data: struct resource_info
1235  */
1236 #define DRV_MSG_GET_RESOURCE_ALLOC_MSG          0x34000000
1237 #define DRV_MSG_SET_RESOURCE_VALUE_MSG          0x35000000
1238
1239 /*deprecated don't use*/
1240 #define DRV_MSG_CODE_INITIATE_FLR_DEPRECATED    0x02000000
1241 #define DRV_MSG_CODE_INITIATE_PF_FLR            0x02010000
1242 #define DRV_MSG_CODE_VF_DISABLED_DONE           0xc0000000
1243 #define DRV_MSG_CODE_CFG_VF_MSIX                0xc0010000
1244 #define DRV_MSG_CODE_CFG_PF_VFS_MSIX            0xc0020000
1245 /* Param is either DRV_MB_PARAM_NVM_PUT_FILE_BEGIN_MFW/IMAGE */
1246 #define DRV_MSG_CODE_NVM_PUT_FILE_BEGIN         0x00010000
1247 /* Param should be set to the transaction size (up to 64 bytes) */
1248 #define DRV_MSG_CODE_NVM_PUT_FILE_DATA          0x00020000
1249 /* MFW will place the file offset and len in file_att struct */
1250 #define DRV_MSG_CODE_NVM_GET_FILE_ATT           0x00030000
1251 /* Read 32bytes of nvram data. Param is [0:23] ??? Offset [24:31] -
1252  * ??? Len in Bytes
1253  */
1254 #define DRV_MSG_CODE_NVM_READ_NVRAM             0x00050000
1255 /* Writes up to 32Bytes to nvram. Param is [0:23] ??? Offset [24:31]
1256  * ??? Len in Bytes. In case this address is in the range of secured file in
1257  * secured mode, the operation will fail
1258  */
1259 #define DRV_MSG_CODE_NVM_WRITE_NVRAM            0x00060000
1260 /* Delete a file from nvram. Param is image_type. */
1261 #define DRV_MSG_CODE_NVM_DEL_FILE               0x00080000
1262 /* Reset MCP when no NVM operation is going on, and no drivers are loaded.
1263  * In case operation succeed, MCP will not ack back.
1264  */
1265 #define DRV_MSG_CODE_MCP_RESET                  0x00090000
1266 /* Temporary command to set secure mode, where the param is 0 (None secure) /
1267  * 1 (Secure) / 2 (Full-Secure)
1268  */
1269 #define DRV_MSG_CODE_SET_SECURE_MODE            0x000a0000
1270 /* Param: [0:15] - Address, [16:18] - lane# (0/1/2/3 - for single lane,
1271  * 4/5 - for dual lanes, 6 - for all lanes, [28] - PMD reg, [29] - select port,
1272  * [30:31] - port
1273  */
1274 #define DRV_MSG_CODE_PHY_RAW_READ               0x000b0000
1275 /* Param: [0:15] - Address, [16:18] - lane# (0/1/2/3 - for single lane,
1276  * 4/5 - for dual lanes, 6 - for all lanes, [28] - PMD reg, [29] - select port,
1277  * [30:31] - port
1278  */
1279 #define DRV_MSG_CODE_PHY_RAW_WRITE              0x000c0000
1280 /* Param: [0:15] - Address, [30:31] - port */
1281 #define DRV_MSG_CODE_PHY_CORE_READ              0x000d0000
1282 /* Param: [0:15] - Address, [30:31] - port */
1283 #define DRV_MSG_CODE_PHY_CORE_WRITE             0x000e0000
1284 /* Param: [0:3] - version, [4:15] - name (null terminated) */
1285 #define DRV_MSG_CODE_SET_VERSION                0x000f0000
1286 /* Halts the MCP. To resume MCP, user will need to use
1287  * MCP_REG_CPU_STATE/MCP_REG_CPU_MODE registers.
1288  */
1289 #define DRV_MSG_CODE_MCP_HALT                   0x00100000
1290 /* Set virtual mac address, params [31:6] - reserved, [5:4] - type,
1291  * [3:0] - func, drv_data[7:0] - MAC/WWNN/WWPN
1292  */
1293 #define DRV_MSG_CODE_SET_VMAC                   0x00110000
1294 /* Set virtual mac address, params [31:6] - reserved, [5:4] - type,
1295  * [3:0] - func, drv_data[7:0] - MAC/WWNN/WWPN
1296  */
1297 #define DRV_MSG_CODE_GET_VMAC                   0x00120000
1298 #define DRV_MSG_CODE_VMAC_TYPE_OFFSET           4
1299 #define DRV_MSG_CODE_VMAC_TYPE_MASK             0x30
1300 #define DRV_MSG_CODE_VMAC_TYPE_MAC              1
1301 #define DRV_MSG_CODE_VMAC_TYPE_WWNN             2
1302 #define DRV_MSG_CODE_VMAC_TYPE_WWPN             3
1303 /* Get statistics from pf, params [31:4] - reserved, [3:0] - stats type */
1304 #define DRV_MSG_CODE_GET_STATS                  0x00130000
1305 #define DRV_MSG_CODE_STATS_TYPE_LAN             1
1306 #define DRV_MSG_CODE_STATS_TYPE_FCOE            2
1307 #define DRV_MSG_CODE_STATS_TYPE_ISCSI           3
1308 #define DRV_MSG_CODE_STATS_TYPE_RDMA            4
1309 /* Host shall provide buffer and size for MFW  */
1310 #define DRV_MSG_CODE_PMD_DIAG_DUMP              0x00140000
1311 /* Host shall provide buffer and size for MFW  */
1312 #define DRV_MSG_CODE_PMD_DIAG_EYE               0x00150000
1313 /* Param: [0:1] - Port, [2:7] - read size, [8:15] - I2C address,
1314  * [16:31] - offset
1315  */
1316 #define DRV_MSG_CODE_TRANSCEIVER_READ           0x00160000
1317 /* Param: [0:1] - Port, [2:7] - write size, [8:15] - I2C address,
1318  * [16:31] - offset
1319  */
1320 #define DRV_MSG_CODE_TRANSCEIVER_WRITE          0x00170000
1321 /* indicate OCBB related information */
1322 #define DRV_MSG_CODE_OCBB_DATA                  0x00180000
1323 /* Set function BW, params[15:8] - min, params[7:0] - max */
1324 #define DRV_MSG_CODE_SET_BW                     0x00190000
1325 #define BW_MAX_MASK                             0x000000ff
1326 #define BW_MAX_OFFSET                           0
1327 #define BW_MIN_MASK                             0x0000ff00
1328 #define BW_MIN_OFFSET                           8
1329
1330 /* When param is set to 1, all parities will be masked(disabled). When params
1331  * are set to 0, parities will be unmasked again.
1332  */
1333 #define DRV_MSG_CODE_MASK_PARITIES              0x001a0000
1334 /* param[0] - Simulate fan failure,  param[1] - simulate over temp. */
1335 #define DRV_MSG_CODE_INDUCE_FAILURE             0x001b0000
1336 #define DRV_MSG_FAN_FAILURE_TYPE                (1 << 0)
1337 #define DRV_MSG_TEMPERATURE_FAILURE_TYPE        (1 << 1)
1338 /* Param: [0:15] - gpio number */
1339 #define DRV_MSG_CODE_GPIO_READ                  0x001c0000
1340 /* Param: [0:15] - gpio number, [16:31] - gpio value */
1341 #define DRV_MSG_CODE_GPIO_WRITE                 0x001d0000
1342 /* Param: [0:7] - test enum, [8:15] - image index, [16:31] - reserved */
1343 #define DRV_MSG_CODE_BIST_TEST                  0x001e0000
1344 #define DRV_MSG_CODE_GET_TEMPERATURE            0x001f0000
1345
1346 /* Set LED mode  params :0 operational, 1 LED turn ON, 2 LED turn OFF */
1347 #define DRV_MSG_CODE_SET_LED_MODE               0x00200000
1348 /* drv_data[7:0] - EPOC in seconds, drv_data[15:8] -
1349  * driver version (MAJ MIN BUILD SUB)
1350  */
1351 #define DRV_MSG_CODE_TIMESTAMP                  0x00210000
1352 /* This is an empty mailbox just return OK*/
1353 #define DRV_MSG_CODE_EMPTY_MB                   0x00220000
1354
1355 /* Param[0:4] - resource number (0-31), Param[5:7] - opcode,
1356  * param[15:8] - age
1357  */
1358 #define DRV_MSG_CODE_RESOURCE_CMD               0x00230000
1359
1360 #define RESOURCE_CMD_REQ_RESC_MASK              0x0000001F
1361 #define RESOURCE_CMD_REQ_RESC_OFFSET            0
1362 #define RESOURCE_CMD_REQ_OPCODE_MASK            0x000000E0
1363 #define RESOURCE_CMD_REQ_OPCODE_OFFSET          5
1364 /* request resource ownership with default aging */
1365 #define RESOURCE_OPCODE_REQ                     1
1366 /* request resource ownership without aging */
1367 #define RESOURCE_OPCODE_REQ_WO_AGING            2
1368 /* request resource ownership with specific aging timer (in seconds) */
1369 #define RESOURCE_OPCODE_REQ_W_AGING             3
1370 #define RESOURCE_OPCODE_RELEASE                 4 /* release resource */
1371 /* force resource release */
1372 #define RESOURCE_OPCODE_FORCE_RELEASE           5
1373 #define RESOURCE_CMD_REQ_AGE_MASK               0x0000FF00
1374 #define RESOURCE_CMD_REQ_AGE_OFFSET             8
1375
1376 #define RESOURCE_CMD_RSP_OWNER_MASK             0x000000FF
1377 #define RESOURCE_CMD_RSP_OWNER_OFFSET           0
1378 #define RESOURCE_CMD_RSP_OPCODE_MASK            0x00000700
1379 #define RESOURCE_CMD_RSP_OPCODE_OFFSET          8
1380 /* resource is free and granted to requester */
1381 #define RESOURCE_OPCODE_GNT                     1
1382 /* resource is busy, param[7:0] indicates owner as follow 0-15 = PF0-15,
1383  * 16 = MFW, 17 = diag over serial
1384  */
1385 #define RESOURCE_OPCODE_BUSY                    2
1386 /* indicate release request was acknowledged */
1387 #define RESOURCE_OPCODE_RELEASED                3
1388 /* indicate release request was previously received by other owner */
1389 #define RESOURCE_OPCODE_RELEASED_PREVIOUS       4
1390 /* indicate wrong owner during release */
1391 #define RESOURCE_OPCODE_WRONG_OWNER             5
1392 #define RESOURCE_OPCODE_UNKNOWN_CMD             255
1393
1394 /* dedicate resource 0 for dump */
1395 #define RESOURCE_DUMP                           0
1396
1397 #define DRV_MSG_CODE_GET_MBA_VERSION            0x00240000 /* Get MBA version */
1398 /* Send crash dump commands with param[3:0] - opcode */
1399 #define DRV_MSG_CODE_MDUMP_CMD                  0x00250000
1400 #define MDUMP_DRV_PARAM_OPCODE_MASK             0x0000000f
1401 /* acknowledge reception of error indication */
1402 #define DRV_MSG_CODE_MDUMP_ACK                  0x01
1403 /* set epoc and personality as follow: drv_data[3:0] - epoch,
1404  * drv_data[7:4] - personality
1405  */
1406 #define DRV_MSG_CODE_MDUMP_SET_VALUES           0x02
1407 /* trigger crash dump procedure */
1408 #define DRV_MSG_CODE_MDUMP_TRIGGER              0x03
1409 /* Request valid logs and config words */
1410 #define DRV_MSG_CODE_MDUMP_GET_CONFIG           0x04
1411 /* Set triggers mask. drv_mb_param should indicate (bitwise) which
1412  * trigger enabled
1413  */
1414 #define DRV_MSG_CODE_MDUMP_SET_ENABLE           0x05
1415 /* Clear all logs */
1416 #define DRV_MSG_CODE_MDUMP_CLEAR_LOGS           0x06
1417 #define DRV_MSG_CODE_MDUMP_GET_RETAIN           0x07 /* Get retained data */
1418 #define DRV_MSG_CODE_MDUMP_CLR_RETAIN           0x08 /* Clear retain data */
1419 #define DRV_MSG_CODE_MEM_ECC_EVENTS             0x00260000 /* Param: None */
1420 /* Param: [0:15] - gpio number */
1421 #define DRV_MSG_CODE_GPIO_INFO                  0x00270000
1422 /* Value will be placed in union */
1423 #define DRV_MSG_CODE_EXT_PHY_READ               0x00280000
1424 /* Value should be placed in union */
1425 #define DRV_MSG_CODE_EXT_PHY_WRITE              0x00290000
1426 #define DRV_MB_PARAM_ADDR_OFFSET                        0
1427 #define DRV_MB_PARAM_ADDR_MASK                  0x0000FFFF
1428 #define DRV_MB_PARAM_DEVAD_OFFSET               16
1429 #define DRV_MB_PARAM_DEVAD_MASK                 0x001F0000
1430 #define DRV_MB_PARAM_PORT_OFFSET                        21
1431 #define DRV_MB_PARAM_PORT_MASK                  0x00600000
1432 #define DRV_MSG_CODE_EXT_PHY_FW_UPGRADE         0x002a0000
1433
1434 #define DRV_MSG_CODE_GET_TLV_DONE               0x002f0000 /* Param: None */
1435 /* Param: Set DRV_MB_PARAM_FEATURE_SUPPORT_* */
1436 #define DRV_MSG_CODE_FEATURE_SUPPORT            0x00300000
1437 /* return FW_MB_PARAM_FEATURE_SUPPORT_*  */
1438 #define DRV_MSG_CODE_GET_MFW_FEATURE_SUPPORT    0x00310000
1439 #define DRV_MSG_CODE_READ_WOL_REG               0X00320000
1440 #define DRV_MSG_CODE_WRITE_WOL_REG              0X00330000
1441 #define DRV_MSG_CODE_GET_WOL_BUFFER             0X00340000
1442 /* Param: [0:23] Attribute key, [24:31] Attribute sub command */
1443 #define DRV_MSG_CODE_ATTRIBUTE                  0x00350000
1444
1445 #define DRV_MSG_SEQ_NUMBER_MASK                 0x0000ffff
1446
1447         u32 drv_mb_param;
1448         /* UNLOAD_REQ params */
1449 #define DRV_MB_PARAM_UNLOAD_WOL_UNKNOWN         0x00000000
1450 #define DRV_MB_PARAM_UNLOAD_WOL_MCP             0x00000001
1451 #define DRV_MB_PARAM_UNLOAD_WOL_DISABLED        0x00000002
1452 #define DRV_MB_PARAM_UNLOAD_WOL_ENABLED         0x00000003
1453
1454         /* UNLOAD_DONE_params */
1455 #define DRV_MB_PARAM_UNLOAD_NON_D3_POWER        0x00000001
1456
1457         /* INIT_PHY params */
1458 #define DRV_MB_PARAM_INIT_PHY_FORCE             0x00000001
1459 #define DRV_MB_PARAM_INIT_PHY_DONT_CARE         0x00000002
1460
1461         /* LLDP / DCBX params*/
1462 #define DRV_MB_PARAM_LLDP_SEND_MASK             0x00000001
1463 #define DRV_MB_PARAM_LLDP_SEND_OFFSET           0
1464 #define DRV_MB_PARAM_LLDP_AGENT_MASK            0x00000006
1465 #define DRV_MB_PARAM_LLDP_AGENT_OFFSET          1
1466 #define DRV_MB_PARAM_DCBX_NOTIFY_MASK           0x00000008
1467 #define DRV_MB_PARAM_DCBX_NOTIFY_OFFSET         3
1468
1469 #define DRV_MB_PARAM_NIG_DRAIN_PERIOD_MS_MASK   0x000000FF
1470 #define DRV_MB_PARAM_NIG_DRAIN_PERIOD_MS_OFFSET 0
1471
1472 #define DRV_MB_PARAM_NVM_PUT_FILE_BEGIN_MFW     0x1
1473 #define DRV_MB_PARAM_NVM_PUT_FILE_BEGIN_IMAGE   0x2
1474
1475 #define DRV_MB_PARAM_NVM_OFFSET_OFFSET          0
1476 #define DRV_MB_PARAM_NVM_OFFSET_MASK            0x00FFFFFF
1477 #define DRV_MB_PARAM_NVM_LEN_OFFSET             24
1478 #define DRV_MB_PARAM_NVM_LEN_MASK               0xFF000000
1479
1480 #define DRV_MB_PARAM_PHY_ADDR_OFFSET            0
1481 #define DRV_MB_PARAM_PHY_ADDR_MASK              0x1FF0FFFF
1482 #define DRV_MB_PARAM_PHY_LANE_OFFSET            16
1483 #define DRV_MB_PARAM_PHY_LANE_MASK              0x000F0000
1484 #define DRV_MB_PARAM_PHY_SELECT_PORT_OFFSET     29
1485 #define DRV_MB_PARAM_PHY_SELECT_PORT_MASK       0x20000000
1486 #define DRV_MB_PARAM_PHY_PORT_OFFSET            30
1487 #define DRV_MB_PARAM_PHY_PORT_MASK              0xc0000000
1488
1489 #define DRV_MB_PARAM_PHYMOD_LANE_OFFSET         0
1490 #define DRV_MB_PARAM_PHYMOD_LANE_MASK           0x000000FF
1491 #define DRV_MB_PARAM_PHYMOD_SIZE_OFFSET         8
1492 #define DRV_MB_PARAM_PHYMOD_SIZE_MASK           0x000FFF00
1493         /* configure vf MSIX params BB */
1494 #define DRV_MB_PARAM_CFG_VF_MSIX_VF_ID_OFFSET   0
1495 #define DRV_MB_PARAM_CFG_VF_MSIX_VF_ID_MASK     0x000000FF
1496 #define DRV_MB_PARAM_CFG_VF_MSIX_SB_NUM_OFFSET  8
1497 #define DRV_MB_PARAM_CFG_VF_MSIX_SB_NUM_MASK    0x0000FF00
1498         /* configure vf MSIX for PF params AH*/
1499 #define DRV_MB_PARAM_CFG_PF_VFS_MSIX_SB_NUM_OFFSET      0
1500 #define DRV_MB_PARAM_CFG_PF_VFS_MSIX_SB_NUM_MASK        0x000000FF
1501
1502         /* OneView configuration parametres */
1503 #define DRV_MB_PARAM_OV_CURR_CFG_OFFSET         0
1504 #define DRV_MB_PARAM_OV_CURR_CFG_MASK           0x0000000F
1505 #define DRV_MB_PARAM_OV_CURR_CFG_NONE           0
1506 #define DRV_MB_PARAM_OV_CURR_CFG_OS                     1
1507 #define DRV_MB_PARAM_OV_CURR_CFG_VENDOR_SPEC    2
1508 #define DRV_MB_PARAM_OV_CURR_CFG_OTHER          3
1509 #define DRV_MB_PARAM_OV_CURR_CFG_VC_CLP         4
1510 #define DRV_MB_PARAM_OV_CURR_CFG_CNU            5
1511 #define DRV_MB_PARAM_OV_CURR_CFG_DCI            6
1512 #define DRV_MB_PARAM_OV_CURR_CFG_HII            7
1513
1514 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_OFFSET                         0
1515 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_MASK                   0x000000FF
1516 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_NONE                           (1 << 0)
1517 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_ISCSI_IP_ACQUIRED              (1 << 1)
1518 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_FCOE_FABRIC_LOGIN_SUCCESS      (1 << 1)
1519 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_TRARGET_FOUND                  (1 << 2)
1520 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_ISCSI_CHAP_SUCCESS             (1 << 3)
1521 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_FCOE_LUN_FOUND                 (1 << 3)
1522 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_LOGGED_INTO_TGT                (1 << 4)
1523 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_IMG_DOWNLOADED                 (1 << 5)
1524 #define DRV_MB_PARAM_OV_UPDATE_BOOT_PROG_OS_HANDOFF                     (1 << 6)
1525 #define DRV_MB_PARAM_OV_UPDATE_BOOT_COMPLETED                           0
1526
1527 #define DRV_MB_PARAM_OV_PCI_BUS_NUM_OFFSET                              0
1528 #define DRV_MB_PARAM_OV_PCI_BUS_NUM_MASK                0x000000FF
1529
1530 #define DRV_MB_PARAM_OV_STORM_FW_VER_OFFSET             0
1531 #define DRV_MB_PARAM_OV_STORM_FW_VER_MASK                       0xFFFFFFFF
1532 #define DRV_MB_PARAM_OV_STORM_FW_VER_MAJOR_MASK         0xFF000000
1533 #define DRV_MB_PARAM_OV_STORM_FW_VER_MINOR_MASK         0x00FF0000
1534 #define DRV_MB_PARAM_OV_STORM_FW_VER_BUILD_MASK         0x0000FF00
1535 #define DRV_MB_PARAM_OV_STORM_FW_VER_DROP_MASK          0x000000FF
1536
1537 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_OFFSET              0
1538 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_MASK                0xF
1539 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_UNKNOWN             0x1
1540 /* Not Installed*/
1541 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_NOT_LOADED  0x2
1542 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_LOADING             0x3
1543 /* installed but disabled by user/admin/OS */
1544 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_DISABLED    0x4
1545 /* installed and active */
1546 #define DRV_MSG_CODE_OV_UPDATE_DRIVER_STATE_ACTIVE              0x5
1547
1548 #define DRV_MB_PARAM_OV_MTU_SIZE_OFFSET         0
1549 #define DRV_MB_PARAM_OV_MTU_SIZE_MASK           0xFFFFFFFF
1550
1551 #define DRV_MB_PARAM_SET_LED_MODE_OPER          0x0
1552 #define DRV_MB_PARAM_SET_LED_MODE_ON            0x1
1553 #define DRV_MB_PARAM_SET_LED_MODE_OFF           0x2
1554
1555 #define DRV_MB_PARAM_TRANSCEIVER_PORT_OFFSET            0
1556 #define DRV_MB_PARAM_TRANSCEIVER_PORT_MASK              0x00000003
1557 #define DRV_MB_PARAM_TRANSCEIVER_SIZE_OFFSET            2
1558 #define DRV_MB_PARAM_TRANSCEIVER_SIZE_MASK              0x000000FC
1559 #define DRV_MB_PARAM_TRANSCEIVER_I2C_ADDRESS_OFFSET     8
1560 #define DRV_MB_PARAM_TRANSCEIVER_I2C_ADDRESS_MASK       0x0000FF00
1561 #define DRV_MB_PARAM_TRANSCEIVER_OFFSET_OFFSET          16
1562 #define DRV_MB_PARAM_TRANSCEIVER_OFFSET_MASK            0xFFFF0000
1563
1564 #define DRV_MB_PARAM_GPIO_NUMBER_OFFSET         0
1565 #define DRV_MB_PARAM_GPIO_NUMBER_MASK           0x0000FFFF
1566 #define DRV_MB_PARAM_GPIO_VALUE_OFFSET          16
1567 #define DRV_MB_PARAM_GPIO_VALUE_MASK            0xFFFF0000
1568 #define DRV_MB_PARAM_GPIO_DIRECTION_OFFSET      16
1569 #define DRV_MB_PARAM_GPIO_DIRECTION_MASK        0x00FF0000
1570 #define DRV_MB_PARAM_GPIO_CTRL_OFFSET           24
1571 #define DRV_MB_PARAM_GPIO_CTRL_MASK             0xFF000000
1572
1573         /* Resource Allocation params - Driver version support*/
1574 #define DRV_MB_PARAM_RESOURCE_ALLOC_VERSION_MAJOR_MASK  0xFFFF0000
1575 #define DRV_MB_PARAM_RESOURCE_ALLOC_VERSION_MAJOR_OFFSET                16
1576 #define DRV_MB_PARAM_RESOURCE_ALLOC_VERSION_MINOR_MASK  0x0000FFFF
1577 #define DRV_MB_PARAM_RESOURCE_ALLOC_VERSION_MINOR_OFFSET                0
1578
1579 #define DRV_MB_PARAM_BIST_UNKNOWN_TEST          0
1580 #define DRV_MB_PARAM_BIST_REGISTER_TEST         1
1581 #define DRV_MB_PARAM_BIST_CLOCK_TEST            2
1582 #define DRV_MB_PARAM_BIST_NVM_TEST_NUM_IMAGES           3
1583 #define DRV_MB_PARAM_BIST_NVM_TEST_IMAGE_BY_INDEX       4
1584
1585 #define DRV_MB_PARAM_BIST_RC_UNKNOWN            0
1586 #define DRV_MB_PARAM_BIST_RC_PASSED             1
1587 #define DRV_MB_PARAM_BIST_RC_FAILED             2
1588 #define DRV_MB_PARAM_BIST_RC_INVALID_PARAMETER          3
1589
1590 #define DRV_MB_PARAM_BIST_TEST_INDEX_OFFSET      0
1591 #define DRV_MB_PARAM_BIST_TEST_INDEX_MASK       0x000000FF
1592 #define DRV_MB_PARAM_BIST_TEST_IMAGE_INDEX_OFFSET      8
1593 #define DRV_MB_PARAM_BIST_TEST_IMAGE_INDEX_MASK       0x0000FF00
1594
1595 #define DRV_MB_PARAM_FEATURE_SUPPORT_PORT_MASK      0x0000FFFF
1596 #define DRV_MB_PARAM_FEATURE_SUPPORT_PORT_OFFSET     0
1597 /* driver supports SmartLinQ parameter */
1598 #define DRV_MB_PARAM_FEATURE_SUPPORT_PORT_SMARTLINQ 0x00000001
1599 /* driver supports EEE parameter */
1600 #define DRV_MB_PARAM_FEATURE_SUPPORT_PORT_EEE       0x00000002
1601 #define DRV_MB_PARAM_FEATURE_SUPPORT_FUNC_MASK      0xFFFF0000
1602 #define DRV_MB_PARAM_FEATURE_SUPPORT_FUNC_OFFSET     16
1603 /* driver supports virtual link parameter */
1604 #define DRV_MB_PARAM_FEATURE_SUPPORT_FUNC_VLINK     0x00010000
1605         /* Driver attributes params */
1606 #define DRV_MB_PARAM_ATTRIBUTE_KEY_OFFSET                0
1607 #define DRV_MB_PARAM_ATTRIBUTE_KEY_MASK         0x00FFFFFF
1608 #define DRV_MB_PARAM_ATTRIBUTE_CMD_OFFSET               24
1609 #define DRV_MB_PARAM_ATTRIBUTE_CMD_MASK         0xFF000000
1610
1611         u32 fw_mb_header;
1612 #define FW_MSG_CODE_MASK                        0xffff0000
1613 #define FW_MSG_CODE_UNSUPPORTED                 0x00000000
1614 #define FW_MSG_CODE_DRV_LOAD_ENGINE             0x10100000
1615 #define FW_MSG_CODE_DRV_LOAD_PORT               0x10110000
1616 #define FW_MSG_CODE_DRV_LOAD_FUNCTION           0x10120000
1617 #define FW_MSG_CODE_DRV_LOAD_REFUSED_PDA        0x10200000
1618 #define FW_MSG_CODE_DRV_LOAD_REFUSED_HSI_1      0x10210000
1619 #define FW_MSG_CODE_DRV_LOAD_REFUSED_DIAG       0x10220000
1620 #define FW_MSG_CODE_DRV_LOAD_REFUSED_HSI        0x10230000
1621 #define FW_MSG_CODE_DRV_LOAD_REFUSED_REQUIRES_FORCE 0x10300000
1622 #define FW_MSG_CODE_DRV_LOAD_REFUSED_REJECT     0x10310000
1623 #define FW_MSG_CODE_DRV_LOAD_DONE               0x11100000
1624 #define FW_MSG_CODE_DRV_UNLOAD_ENGINE           0x20110000
1625 #define FW_MSG_CODE_DRV_UNLOAD_PORT             0x20120000
1626 #define FW_MSG_CODE_DRV_UNLOAD_FUNCTION         0x20130000
1627 #define FW_MSG_CODE_DRV_UNLOAD_DONE             0x21100000
1628 #define FW_MSG_CODE_INIT_PHY_DONE               0x21200000
1629 #define FW_MSG_CODE_INIT_PHY_ERR_INVALID_ARGS   0x21300000
1630 #define FW_MSG_CODE_LINK_RESET_DONE             0x23000000
1631 #define FW_MSG_CODE_SET_LLDP_DONE               0x24000000
1632 #define FW_MSG_CODE_SET_LLDP_UNSUPPORTED_AGENT  0x24010000
1633 #define FW_MSG_CODE_SET_DCBX_DONE               0x25000000
1634 #define FW_MSG_CODE_UPDATE_CURR_CFG_DONE        0x26000000
1635 #define FW_MSG_CODE_UPDATE_BUS_NUM_DONE         0x27000000
1636 #define FW_MSG_CODE_UPDATE_BOOT_PROGRESS_DONE   0x28000000
1637 #define FW_MSG_CODE_UPDATE_STORM_FW_VER_DONE    0x29000000
1638 #define FW_MSG_CODE_UPDATE_DRIVER_STATE_DONE    0x31000000
1639 #define FW_MSG_CODE_DRV_MSG_CODE_BW_UPDATE_DONE 0x32000000
1640 #define FW_MSG_CODE_DRV_MSG_CODE_MTU_SIZE_DONE  0x33000000
1641 #define FW_MSG_CODE_RESOURCE_ALLOC_OK           0x34000000
1642 #define FW_MSG_CODE_RESOURCE_ALLOC_UNKNOWN      0x35000000
1643 #define FW_MSG_CODE_RESOURCE_ALLOC_DEPRECATED   0x36000000
1644 #define FW_MSG_CODE_RESOURCE_ALLOC_GEN_ERR      0x37000000
1645 #define FW_MSG_CODE_NIG_DRAIN_DONE              0x30000000
1646 #define FW_MSG_CODE_VF_DISABLED_DONE            0xb0000000
1647 #define FW_MSG_CODE_DRV_CFG_VF_MSIX_DONE        0xb0010000
1648 #define FW_MSG_CODE_FLR_ACK                     0x02000000
1649 #define FW_MSG_CODE_FLR_NACK                    0x02100000
1650 #define FW_MSG_CODE_SET_DRIVER_DONE             0x02200000
1651 #define FW_MSG_CODE_SET_VMAC_SUCCESS            0x02300000
1652 #define FW_MSG_CODE_SET_VMAC_FAIL               0x02400000
1653
1654 #define FW_MSG_CODE_NVM_OK                      0x00010000
1655 #define FW_MSG_CODE_NVM_INVALID_MODE            0x00020000
1656 #define FW_MSG_CODE_NVM_PREV_CMD_WAS_NOT_FINISHED       0x00030000
1657 #define FW_MSG_CODE_NVM_FAILED_TO_ALLOCATE_PAGE 0x00040000
1658 #define FW_MSG_CODE_NVM_INVALID_DIR_FOUND       0x00050000
1659 #define FW_MSG_CODE_NVM_PAGE_NOT_FOUND          0x00060000
1660 #define FW_MSG_CODE_NVM_FAILED_PARSING_BNDLE_HEADER 0x00070000
1661 #define FW_MSG_CODE_NVM_FAILED_PARSING_IMAGE_HEADER 0x00080000
1662 #define FW_MSG_CODE_NVM_PARSING_OUT_OF_SYNC     0x00090000
1663 #define FW_MSG_CODE_NVM_FAILED_UPDATING_DIR     0x000a0000
1664 #define FW_MSG_CODE_NVM_FAILED_TO_FREE_PAGE     0x000b0000
1665 #define FW_MSG_CODE_NVM_FILE_NOT_FOUND          0x000c0000
1666 #define FW_MSG_CODE_NVM_OPERATION_FAILED        0x000d0000
1667 #define FW_MSG_CODE_NVM_FAILED_UNALIGNED        0x000e0000
1668 #define FW_MSG_CODE_NVM_BAD_OFFSET              0x000f0000
1669 #define FW_MSG_CODE_NVM_BAD_SIGNATURE           0x00100000
1670 #define FW_MSG_CODE_NVM_FILE_READ_ONLY          0x00200000
1671 #define FW_MSG_CODE_NVM_UNKNOWN_FILE            0x00300000
1672 #define FW_MSG_CODE_NVM_PUT_FILE_FINISH_OK      0x00400000
1673 /* MFW reject "mcp reset" command if one of the drivers is up */
1674 #define FW_MSG_CODE_MCP_RESET_REJECT            0x00600000
1675 #define FW_MSG_CODE_NVM_FAILED_CALC_HASH        0x00310000
1676 #define FW_MSG_CODE_NVM_PUBLIC_KEY_MISSING      0x00320000
1677 #define FW_MSG_CODE_NVM_INVALID_PUBLIC_KEY      0x00330000
1678
1679 #define FW_MSG_CODE_PHY_OK                      0x00110000
1680 #define FW_MSG_CODE_PHY_ERROR                   0x00120000
1681 #define FW_MSG_CODE_SET_SECURE_MODE_ERROR       0x00130000
1682 #define FW_MSG_CODE_SET_SECURE_MODE_OK          0x00140000
1683 #define FW_MSG_MODE_PHY_PRIVILEGE_ERROR         0x00150000
1684 #define FW_MSG_CODE_OK                          0x00160000
1685 #define FW_MSG_CODE_ERROR                       0x00170000
1686 #define FW_MSG_CODE_LED_MODE_INVALID            0x00170000
1687 #define FW_MSG_CODE_PHY_DIAG_OK                 0x00160000
1688 #define FW_MSG_CODE_PHY_DIAG_ERROR              0x00170000
1689 #define FW_MSG_CODE_INIT_HW_FAILED_TO_ALLOCATE_PAGE     0x00040000
1690 #define FW_MSG_CODE_INIT_HW_FAILED_BAD_STATE    0x00170000
1691 #define FW_MSG_CODE_INIT_HW_FAILED_TO_SET_WINDOW 0x000d0000
1692 #define FW_MSG_CODE_INIT_HW_FAILED_NO_IMAGE     0x000c0000
1693 #define FW_MSG_CODE_INIT_HW_FAILED_VERSION_MISMATCH     0x00100000
1694 #define FW_MSG_CODE_TRANSCEIVER_DIAG_OK                 0x00160000
1695 #define FW_MSG_CODE_TRANSCEIVER_DIAG_ERROR              0x00170000
1696 #define FW_MSG_CODE_TRANSCEIVER_NOT_PRESENT             0x00020000
1697 #define FW_MSG_CODE_TRANSCEIVER_BAD_BUFFER_SIZE         0x000f0000
1698 #define FW_MSG_CODE_GPIO_OK                     0x00160000
1699 #define FW_MSG_CODE_GPIO_DIRECTION_ERR          0x00170000
1700 #define FW_MSG_CODE_GPIO_CTRL_ERR               0x00020000
1701 #define FW_MSG_CODE_GPIO_INVALID                0x000f0000
1702 #define FW_MSG_CODE_GPIO_INVALID_VALUE          0x00050000
1703 #define FW_MSG_CODE_BIST_TEST_INVALID           0x000f0000
1704 #define FW_MSG_CODE_EXTPHY_INVALID_IMAGE_HEADER 0x00700000
1705 #define FW_MSG_CODE_EXTPHY_INVALID_PHY_TYPE     0x00710000
1706 #define FW_MSG_CODE_EXTPHY_OPERATION_FAILED     0x00720000
1707 #define FW_MSG_CODE_EXTPHY_NO_PHY_DETECTED      0x00730000
1708 #define FW_MSG_CODE_RECOVERY_MODE               0x00740000
1709
1710         /* mdump related response codes */
1711 #define FW_MSG_CODE_MDUMP_NO_IMAGE_FOUND        0x00010000
1712 #define FW_MSG_CODE_MDUMP_ALLOC_FAILED          0x00020000
1713 #define FW_MSG_CODE_MDUMP_INVALID_CMD           0x00030000
1714 #define FW_MSG_CODE_MDUMP_IN_PROGRESS           0x00040000
1715 #define FW_MSG_CODE_MDUMP_WRITE_FAILED          0x00050000
1716
1717
1718 #define FW_MSG_CODE_DRV_CFG_PF_VFS_MSIX_DONE     0x00870000
1719 #define FW_MSG_CODE_DRV_CFG_PF_VFS_MSIX_BAD_ASIC 0x00880000
1720
1721 #define FW_MSG_CODE_WOL_READ_WRITE_OK           0x00820000
1722 #define FW_MSG_CODE_WOL_READ_WRITE_INVALID_VAL  0x00830000
1723 #define FW_MSG_CODE_WOL_READ_WRITE_INVALID_ADDR 0x00840000
1724 #define FW_MSG_CODE_WOL_READ_BUFFER_OK          0x00850000
1725 #define FW_MSG_CODE_WOL_READ_BUFFER_INVALID_VAL 0x00860000
1726
1727 #define FW_MSG_SEQ_NUMBER_MASK                  0x0000ffff
1728
1729 #define FW_MSG_CODE_ATTRIBUTE_INVALID_KEY       0x00020000
1730 #define FW_MSG_CODE_ATTRIBUTE_INVALID_CMD       0x00030000
1731
1732         u32 fw_mb_param;
1733 /* Resource Allocation params - MFW  version support */
1734 #define FW_MB_PARAM_RESOURCE_ALLOC_VERSION_MAJOR_MASK   0xFFFF0000
1735 #define FW_MB_PARAM_RESOURCE_ALLOC_VERSION_MAJOR_OFFSET         16
1736 #define FW_MB_PARAM_RESOURCE_ALLOC_VERSION_MINOR_MASK   0x0000FFFF
1737 #define FW_MB_PARAM_RESOURCE_ALLOC_VERSION_MINOR_OFFSET         0
1738
1739 /* get MFW feature support response */
1740 /* MFW supports SmartLinQ */
1741 #define FW_MB_PARAM_FEATURE_SUPPORT_SMARTLINQ   0x00000001
1742 /* MFW supports EEE */
1743 #define FW_MB_PARAM_FEATURE_SUPPORT_EEE         0x00000002
1744 /* MFW supports virtual link */
1745 #define FW_MB_PARAM_FEATURE_SUPPORT_VLINK       0x00010000
1746
1747 #define FW_MB_PARAM_LOAD_DONE_DID_EFUSE_ERROR   (1 << 0)
1748
1749         u32 drv_pulse_mb;
1750 #define DRV_PULSE_SEQ_MASK                      0x00007fff
1751 #define DRV_PULSE_SYSTEM_TIME_MASK              0xffff0000
1752         /*
1753          * The system time is in the format of
1754          * (year-2001)*12*32 + month*32 + day.
1755          */
1756 #define DRV_PULSE_ALWAYS_ALIVE                  0x00008000
1757         /*
1758          * Indicate to the firmware not to go into the
1759          * OS-absent when it is not getting driver pulse.
1760          * This is used for debugging as well for PXE(MBA).
1761          */
1762
1763         u32 mcp_pulse_mb;
1764 #define MCP_PULSE_SEQ_MASK                      0x00007fff
1765 #define MCP_PULSE_ALWAYS_ALIVE                  0x00008000
1766         /* Indicates to the driver not to assert due to lack
1767          * of MCP response
1768          */
1769 #define MCP_EVENT_MASK                          0xffff0000
1770 #define MCP_EVENT_OTHER_DRIVER_RESET_REQ        0x00010000
1771
1772 /* The union data is used by the driver to pass parameters to the scratchpad. */
1773
1774         union drv_union_data union_data;
1775
1776 };
1777
1778 /* MFW - DRV MB */
1779 /**********************************************************************
1780  * Description
1781  *   Incremental Aggregative
1782  *   8-bit MFW counter per message
1783  *   8-bit ack-counter per message
1784  * Capabilities
1785  *   Provides up to 256 aggregative message per type
1786  *   Provides 4 message types in dword
1787  *   Message type pointers to byte offset
1788  *   Backward Compatibility by using sizeof for the counters.
1789  *   No lock requires for 32bit messages
1790  * Limitations:
1791  * In case of messages greater than 32bit, a dedicated mechanism(e.g lock)
1792  * is required to prevent data corruption.
1793  **********************************************************************/
1794 enum MFW_DRV_MSG_TYPE {
1795         MFW_DRV_MSG_LINK_CHANGE,
1796         MFW_DRV_MSG_FLR_FW_ACK_FAILED,
1797         MFW_DRV_MSG_VF_DISABLED,
1798         MFW_DRV_MSG_LLDP_DATA_UPDATED,
1799         MFW_DRV_MSG_DCBX_REMOTE_MIB_UPDATED,
1800         MFW_DRV_MSG_DCBX_OPERATIONAL_MIB_UPDATED,
1801         MFW_DRV_MSG_ERROR_RECOVERY,
1802         MFW_DRV_MSG_BW_UPDATE,
1803         MFW_DRV_MSG_S_TAG_UPDATE,
1804         MFW_DRV_MSG_GET_LAN_STATS,
1805         MFW_DRV_MSG_GET_FCOE_STATS,
1806         MFW_DRV_MSG_GET_ISCSI_STATS,
1807         MFW_DRV_MSG_GET_RDMA_STATS,
1808         MFW_DRV_MSG_FAILURE_DETECTED,
1809         MFW_DRV_MSG_TRANSCEIVER_STATE_CHANGE,
1810         MFW_DRV_MSG_CRITICAL_ERROR_OCCURRED,
1811         MFW_DRV_MSG_EEE_NEGOTIATION_COMPLETE,
1812         MFW_DRV_MSG_GET_TLV_REQ,
1813         MFW_DRV_MSG_OEM_CFG_UPDATE,
1814         MFW_DRV_MSG_MAX
1815 };
1816
1817 #define MFW_DRV_MSG_MAX_DWORDS(msgs)    (((msgs - 1) >> 2) + 1)
1818 #define MFW_DRV_MSG_DWORD(msg_id)       (msg_id >> 2)
1819 #define MFW_DRV_MSG_OFFSET(msg_id)      ((msg_id & 0x3) << 3)
1820 #define MFW_DRV_MSG_MASK(msg_id)        (0xff << MFW_DRV_MSG_OFFSET(msg_id))
1821
1822 #ifdef BIG_ENDIAN               /* Like MFW */
1823 #define DRV_ACK_MSG(msg_p, msg_id) \
1824 ((u8)((u8 *)msg_p)[msg_id]++;)
1825 #else
1826 #define DRV_ACK_MSG(msg_p, msg_id) \
1827 ((u8)((u8 *)msg_p)[((msg_id & ~3) | ((~msg_id) & 3))]++;)
1828 #endif
1829
1830 #define MFW_DRV_UPDATE(shmem_func, msg_id) \
1831 ((u8)((u8 *)(MFW_MB_P(shmem_func)->msg))[msg_id]++;)
1832
1833 struct public_mfw_mb {
1834         u32 sup_msgs;       /* Assigend with MFW_DRV_MSG_MAX */
1835 /* Incremented by the MFW */
1836         u32 msg[MFW_DRV_MSG_MAX_DWORDS(MFW_DRV_MSG_MAX)];
1837 /* Incremented by the driver */
1838         u32 ack[MFW_DRV_MSG_MAX_DWORDS(MFW_DRV_MSG_MAX)];
1839 };
1840
1841 /**************************************/
1842 /*                                    */
1843 /*     P U B L I C       D A T A      */
1844 /*                                    */
1845 /**************************************/
1846 enum public_sections {
1847         PUBLIC_DRV_MB,      /* Points to the first drv_mb of path0 */
1848         PUBLIC_MFW_MB,      /* Points to the first mfw_mb of path0 */
1849         PUBLIC_GLOBAL,
1850         PUBLIC_PATH,
1851         PUBLIC_PORT,
1852         PUBLIC_FUNC,
1853         PUBLIC_MAX_SECTIONS
1854 };
1855
1856 struct drv_ver_info_stc {
1857         u32 ver;
1858         u8 name[32];
1859 };
1860
1861 /* Runtime data needs about 1/2K. We use 2K to be on the safe side.
1862  * Please make sure data does not exceed this size.
1863  */
1864 #define NUM_RUNTIME_DWORDS 16
1865 struct drv_init_hw_stc {
1866         u32 init_hw_bitmask[NUM_RUNTIME_DWORDS];
1867         u32 init_hw_data[NUM_RUNTIME_DWORDS * 32];
1868 };
1869
1870 struct mcp_public_data {
1871         /* The sections fields is an array */
1872         u32 num_sections;
1873         offsize_t sections[PUBLIC_MAX_SECTIONS];
1874         struct public_drv_mb drv_mb[MCP_GLOB_FUNC_MAX];
1875         struct public_mfw_mb mfw_mb[MCP_GLOB_FUNC_MAX];
1876         struct public_global global;
1877         struct public_path path[MCP_GLOB_PATH_MAX];
1878         struct public_port port[MCP_GLOB_PORT_MAX];
1879         struct public_func func[MCP_GLOB_FUNC_MAX];
1880 };
1881
1882 #define I2C_TRANSCEIVER_ADDR    0xa0
1883 #define MAX_I2C_TRANSACTION_SIZE        16
1884 #define MAX_I2C_TRANSCEIVER_PAGE_SIZE   256
1885
1886 #endif                          /* MCP_PUBLIC_H */