drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30
  31 #include "mlx5_defs.h"
  32 #include "mlx5_utils.h"
  33 #include "mlx5_os.h"
  34 #include "mlx5_autoconf.h"
  35
  36
  37 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  38
  39 enum mlx5_ipool_index {
  40 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  41         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  42         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  43         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  44         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  45         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  46         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  47         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  48         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  49         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  50 #endif
  51         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  52         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  53         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  54         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  55         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  56         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  57         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  58         MLX5_IPOOL_MAX,
  59 };
  60
  61 /*
  62  * There are three reclaim memory mode supported.
  63  * 0(none) means no memory reclaim.
  64  * 1(light) means only PMD level reclaim.
  65  * 2(aggressive) means both PMD and rdma-core level reclaim.
  66  */
  67 enum mlx5_reclaim_mem_mode {
  68         MLX5_RCM_NONE, /* Don't reclaim memory. */
  69         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  70         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  71 };
  72
  73 /* Hash and cache list callback context. */
  74 struct mlx5_flow_cb_ctx {
  75         struct rte_eth_dev *dev;
  76         struct rte_flow_error *error;
  77         void *data;
  78 };
  79
  80 /* Device attributes used in mlx5 PMD */
  81 struct mlx5_dev_attr {
  82         uint64_t        device_cap_flags_ex;
  83         int             max_qp_wr;
  84         int             max_sge;
  85         int             max_cq;
  86         int             max_qp;
  87         int             max_cqe;
  88         uint32_t        max_pd;
  89         uint32_t        max_mr;
  90         uint32_t        max_srq;
  91         uint32_t        max_srq_wr;
  92         uint32_t        raw_packet_caps;
  93         uint32_t        max_rwq_indirection_table_size;
  94         uint32_t        max_tso;
  95         uint32_t        tso_supported_qpts;
  96         uint64_t        flags;
  97         uint64_t        comp_mask;
  98         uint32_t        sw_parsing_offloads;
  99         uint32_t        min_single_stride_log_num_of_bytes;
 100         uint32_t        max_single_stride_log_num_of_bytes;
 101         uint32_t        min_single_wqe_log_num_of_strides;
 102         uint32_t        max_single_wqe_log_num_of_strides;
 103         uint32_t        stride_supported_qpts;
 104         uint32_t        tunnel_offloads_caps;
 105         char            fw_ver[64];
 106 };
 107
 108 /** Data associated with devices to spawn. */
 109 struct mlx5_dev_spawn_data {
 110         uint32_t ifindex; /**< Network interface index. */
 111         uint32_t max_port; /**< Device maximal port index. */
 112         uint32_t phys_port; /**< Device physical port index. */
 113         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 114         struct mlx5_switch_info info; /**< Switch information. */
 115         void *phys_dev; /**< Associated physical device. */
 116         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 117         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 118         struct mlx5_bond_info *bond_info;
 119 };
 120
 121 /** Data associated with socket messages. */
 122 struct mlx5_flow_dump_req  {
 123         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 124         uint64_t flow_id;
 125 } __rte_packed;
 126
 127 struct mlx5_flow_dump_ack {
 128         int rc; /**< Return code. */
 129 };
 130
 131 /** Key string for IPC. */
 132 #define MLX5_MP_NAME "net_mlx5_mp"
 133
 134
 135 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 136
 137 /* Shared data between primary and secondary processes. */
 138 struct mlx5_shared_data {
 139         rte_spinlock_t lock;
 140         /* Global spinlock for primary and secondary processes. */
 141         int init_done; /* Whether primary has done initialization. */
 142         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 143         struct mlx5_dev_list mem_event_cb_list;
 144         rte_rwlock_t mem_event_rwlock;
 145 };
 146
 147 /* Per-process data structure, not visible to other processes. */
 148 struct mlx5_local_data {
 149         int init_done; /* Whether a secondary has done initialization. */
 150 };
 151
 152 extern struct mlx5_shared_data *mlx5_shared_data;
 153
 154 /* Dev ops structs */
 155 extern const struct eth_dev_ops mlx5_dev_ops;
 156 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 157 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 158
 159 struct mlx5_counter_ctrl {
 160         /* Name of the counter. */
 161         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 162         /* Name of the counter on the device table. */
 163         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 164         uint32_t dev:1; /**< Nonzero for dev counters. */
 165 };
 166
 167 struct mlx5_xstats_ctrl {
 168         /* Number of device stats. */
 169         uint16_t stats_n;
 170         /* Number of device stats identified by PMD. */
 171         uint16_t  mlx5_stats_n;
 172         /* Index in the device counters table. */
 173         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 174         uint64_t base[MLX5_MAX_XSTATS];
 175         uint64_t xstats[MLX5_MAX_XSTATS];
 176         uint64_t hw_stats[MLX5_MAX_XSTATS];
 177         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 178 };
 179
 180 struct mlx5_stats_ctrl {
 181         /* Base for imissed counter. */
 182         uint64_t imissed_base;
 183         uint64_t imissed;
 184 };
 185
 186 /* Default PMD specific parameter value. */
 187 #define MLX5_ARG_UNSET (-1)
 188
 189 #define MLX5_LRO_SUPPORTED(dev) \
 190         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 191
 192 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 193 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 194
 195 /* Maximal size of aggregated LRO packet. */
 196 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 197
 198 /* Maximal number of segments to split. */
 199 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 200
 201 /* LRO configurations structure. */
 202 struct mlx5_lro_config {
 203         uint32_t supported:1; /* Whether LRO is supported. */
 204         uint32_t timeout; /* User configuration. */
 205 };
 206
 207 /*
 208  * Device configuration structure.
 209  *
 210  * Merged configuration from:
 211  *
 212  *  - Device capabilities,
 213  *  - User device parameters disabled features.
 214  */
 215 struct mlx5_dev_config {
 216         unsigned int hw_csum:1; /* Checksum offload is supported. */
 217         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 218         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 219         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 220         unsigned int hw_padding:1; /* End alignment padding is supported. */
 221         unsigned int vf:1; /* This is a VF. */
 222         unsigned int tunnel_en:1;
 223         /* Whether tunnel stateless offloads are supported. */
 224         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 225         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 226         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 227         unsigned int tso:1; /* Whether TSO is supported. */
 228         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 229         unsigned int mr_ext_memseg_en:1;
 230         /* Whether memseg should be extended for MR creation. */
 231         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 232         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 233         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 234         unsigned int dv_flow_en:1; /* Enable DV flow. */
 235         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 236         unsigned int lacp_by_user:1;
 237         /* Enable user to manage LACP traffic. */
 238         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 239         unsigned int devx:1; /* Whether devx interface is available or not. */
 240         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 241         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 242         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 243         unsigned int sys_mem_en:1; /* The default memory allocator. */
 244         unsigned int decap_en:1; /* Whether decap will be used or not. */
 245         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 246         struct {
 247                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 248                 unsigned int stride_num_n; /* Number of strides. */
 249                 unsigned int stride_size_n; /* Size of a stride. */
 250                 unsigned int min_stride_size_n; /* Min size of a stride. */
 251                 unsigned int max_stride_size_n; /* Max size of a stride. */
 252                 unsigned int max_memcpy_len;
 253                 /* Maximum packet size to memcpy Rx packets. */
 254                 unsigned int min_rxqs_num;
 255                 /* Rx queue count threshold to enable MPRQ. */
 256         } mprq; /* Configurations for Multi-Packet RQ. */
 257         int mps; /* Multi-packet send supported mode. */
 258         int dbnc; /* Skip doorbell register write barrier. */
 259         unsigned int flow_prio; /* Number of flow priorities. */
 260         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 261         /* Availibility of mreg_c's. */
 262         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 263         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 264         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 265         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 266         int txqs_inline; /* Queue number threshold for inlining. */
 267         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 268         int txq_inline_max; /* Max packet size for inlining with SEND. */
 269         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 270         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 271         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 272         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 273         struct mlx5_lro_config lro; /* LRO configuration. */
 274 };
 275
 276
 277 /* Structure for VF VLAN workaround. */
 278 struct mlx5_vf_vlan {
 279         uint32_t tag:12;
 280         uint32_t created:1;
 281 };
 282
 283 /* Flow drop context necessary due to Verbs API. */
 284 struct mlx5_drop {
 285         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 286         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 287 };
 288
 289 #define MLX5_COUNTERS_PER_POOL 512
 290 #define MLX5_MAX_PENDING_QUERIES 4
 291 #define MLX5_CNT_CONTAINER_RESIZE 64
 292 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 293 #define IS_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 294 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 295                            MLX5_CNT_BATCH_OFFSET)
 296 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 297 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 298
 299 #define MLX5_CNT_LEN(pool) \
 300         (MLX5_CNT_SIZE + \
 301         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 302 #define MLX5_POOL_GET_CNT(pool, index) \
 303         ((struct mlx5_flow_counter *) \
 304         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 305 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 306         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 307         MLX5_CNT_LEN(pool)))
 308 /*
 309  * The pool index and offset of counter in the pool array makes up the
 310  * counter index. In case the counter is from pool 0 and offset 0, it
 311  * should plus 1 to avoid index 0, since 0 means invalid counter index
 312  * currently.
 313  */
 314 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 315         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 316 #define MLX5_CNT_TO_AGE(cnt) \
 317         ((struct mlx5_age_param *)((cnt) + 1))
 318 /*
 319  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 320  * defines. The pool size is 512, pool index should never reach
 321  * INT16_MAX.
 322  */
 323 #define POOL_IDX_INVALID UINT16_MAX
 324
 325 /* Age status. */
 326 enum {
 327         AGE_FREE, /* Initialized state. */
 328         AGE_CANDIDATE, /* Counter assigned to flows. */
 329         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 330 };
 331
 332 enum mlx5_counter_type {
 333         MLX5_COUNTER_TYPE_ORIGIN,
 334         MLX5_COUNTER_TYPE_AGE,
 335         MLX5_COUNTER_TYPE_MAX,
 336 };
 337
 338 /* Counter age parameter. */
 339 struct mlx5_age_param {
 340         uint16_t state; /**< Age state (atomically accessed). */
 341         uint16_t port_id; /**< Port id of the counter. */
 342         uint32_t timeout:24; /**< Aging timeout in seconds. */
 343         uint32_t sec_since_last_hit;
 344         /**< Time in seconds since last hit (atomically accessed). */
 345         void *context; /**< Flow counter age context. */
 346 };
 347
 348 struct flow_counter_stats {
 349         uint64_t hits;
 350         uint64_t bytes;
 351 };
 352
 353 /* Shared counters information for counters. */
 354 struct mlx5_flow_counter_shared {
 355         uint32_t id; /**< User counter ID. */
 356 };
 357
 358 /* Shared counter configuration. */
 359 struct mlx5_shared_counter_conf {
 360         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 361         uint32_t id; /* The shared counter ID. */
 362 };
 363
 364 struct mlx5_flow_counter_pool;
 365 /* Generic counters information. */
 366 struct mlx5_flow_counter {
 367         union {
 368                 /*
 369                  * User-defined counter shared info is only used during
 370                  * counter active time. And aging counter sharing is not
 371                  * supported, so active shared counter will not be chained
 372                  * to the aging list. For shared counter, only when it is
 373                  * released, the TAILQ entry memory will be used, at that
 374                  * time, shared memory is not used anymore.
 375                  *
 376                  * Similarly to none-batch counter dcs, since it doesn't
 377                  * support aging, while counter is allocated, the entry
 378                  * memory is not used anymore. In this case, as bytes
 379                  * memory is used only when counter is allocated, and
 380                  * entry memory is used only when counter is free. The
 381                  * dcs pointer can be saved to these two different place
 382                  * at different stage. It will eliminate the individual
 383                  * counter extend struct.
 384                  */
 385                 TAILQ_ENTRY(mlx5_flow_counter) next;
 386                 /**< Pointer to the next flow counter structure. */
 387                 struct {
 388                         struct mlx5_flow_counter_shared shared_info;
 389                         /**< Shared counter information. */
 390                         void *dcs_when_active;
 391                         /*
 392                          * For non-batch mode, the dcs will be saved
 393                          * here when the counter is free.
 394                          */
 395                 };
 396         };
 397         union {
 398                 uint64_t hits; /**< Reset value of hits packets. */
 399                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 400         };
 401         union {
 402                 uint64_t bytes; /**< Reset value of bytes. */
 403                 void *dcs_when_free;
 404                 /*
 405                  * For non-batch mode, the dcs will be saved here
 406                  * when the counter is free.
 407                  */
 408         };
 409         void *action; /**< Pointer to the dv action. */
 410 };
 411
 412 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 413
 414 /* Generic counter pool structure - query is in pool resolution. */
 415 struct mlx5_flow_counter_pool {
 416         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 417         struct mlx5_counters counters[2]; /* Free counter list. */
 418         struct mlx5_devx_obj *min_dcs;
 419         /* The devx object of the minimum counter ID. */
 420         uint64_t time_of_last_age_check;
 421         /* System time (from rte_rdtsc()) read in the last aging check. */
 422         uint32_t index:30; /* Pool index in container. */
 423         uint32_t is_aged:1; /* Pool with aging counter. */
 424         volatile uint32_t query_gen:1; /* Query round. */
 425         rte_spinlock_t sl; /* The pool lock. */
 426         rte_spinlock_t csl; /* The pool counter free list lock. */
 427         struct mlx5_counter_stats_raw *raw;
 428         struct mlx5_counter_stats_raw *raw_hw;
 429         /* The raw on HW working. */
 430 };
 431
 432 /* Memory management structure for group of counter statistics raws. */
 433 struct mlx5_counter_stats_mem_mng {
 434         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 435         struct mlx5_counter_stats_raw *raws;
 436         struct mlx5_devx_obj *dm;
 437         void *umem;
 438 };
 439
 440 /* Raw memory structure for the counter statistics values of a pool. */
 441 struct mlx5_counter_stats_raw {
 442         LIST_ENTRY(mlx5_counter_stats_raw) next;
 443         struct mlx5_counter_stats_mem_mng *mem_mng;
 444         volatile struct flow_counter_stats *data;
 445 };
 446
 447 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 448
 449 /* Counter global management structure. */
 450 struct mlx5_flow_counter_mng {
 451         volatile uint16_t n_valid; /* Number of valid pools. */
 452         uint16_t n; /* Number of pools. */
 453         uint16_t last_pool_idx; /* Last used pool index */
 454         int min_id; /* The minimum counter ID in the pools. */
 455         int max_id; /* The maximum counter ID in the pools. */
 456         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 457         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 458         /* The counter free list lock. */
 459         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 460         /* Free counter list. */
 461         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 462         struct mlx5_counter_stats_mem_mng *mem_mng;
 463         /* Hold the memory management for the next allocated pools raws. */
 464         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 465         uint8_t pending_queries;
 466         uint16_t pool_index;
 467         uint8_t query_thread_on;
 468         bool relaxed_ordering_read;
 469         bool relaxed_ordering_write;
 470         bool counter_fallback; /* Use counter fallback management. */
 471         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 472         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 473 };
 474
 475 /* ASO structures. */
 476 #define MLX5_ASO_QUEUE_LOG_DESC 10
 477
 478 struct mlx5_aso_cq {
 479         uint16_t log_desc_n;
 480         uint32_t cq_ci:24;
 481         struct mlx5_devx_cq cq_obj;
 482         uint64_t errors;
 483 };
 484
 485 struct mlx5_aso_devx_mr {
 486         void *buf;
 487         uint64_t length;
 488         struct mlx5dv_devx_umem *umem;
 489         struct mlx5_devx_obj *mkey;
 490         bool is_indirect;
 491 };
 492
 493 struct mlx5_aso_sq_elem {
 494         union {
 495                 struct {
 496                         struct mlx5_aso_age_pool *pool;
 497                         uint16_t burst_size;
 498                 };
 499                 struct mlx5_aso_mtr *mtr;
 500         };
 501 };
 502
 503 struct mlx5_aso_sq {
 504         uint16_t log_desc_n;
 505         struct mlx5_aso_cq cq;
 506         struct mlx5_devx_sq sq_obj;
 507         volatile uint64_t *uar_addr;
 508         struct mlx5_aso_devx_mr mr;
 509         uint16_t pi;
 510         uint32_t head;
 511         uint32_t tail;
 512         uint32_t sqn;
 513         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 514         uint16_t next; /* Pool index of the next pool to query. */
 515 };
 516
 517 struct mlx5_aso_age_action {
 518         LIST_ENTRY(mlx5_aso_age_action) next;
 519         void *dr_action;
 520         uint32_t refcnt;
 521         /* Following fields relevant only when action is active. */
 522         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 523         struct mlx5_age_param age_params;
 524 };
 525
 526 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 527
 528 struct mlx5_aso_age_pool {
 529         struct mlx5_devx_obj *flow_hit_aso_obj;
 530         uint16_t index; /* Pool index in pools array. */
 531         uint64_t time_of_last_age_check; /* In seconds. */
 532         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 533 };
 534
 535 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 536
 537 struct mlx5_aso_age_mng {
 538         struct mlx5_aso_age_pool **pools;
 539         uint16_t n; /* Total number of pools. */
 540         uint16_t next; /* Number of pools in use, index of next free pool. */
 541         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 542         rte_spinlock_t free_sl; /* Lock for free list access. */
 543         struct aso_age_list free; /* Free age actions list - ready to use. */
 544         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 545 };
 546
 547 /* Management structure for geneve tlv option */
 548 struct mlx5_geneve_tlv_option_resource {
 549         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 550         rte_be16_t option_class; /* geneve tlv opt class.*/
 551         uint8_t option_type; /* geneve tlv opt type.*/
 552         uint8_t length; /* geneve tlv opt length. */
 553         uint32_t refcnt; /* geneve tlv object reference counter */
 554 };
 555
 556
 557 #define MLX5_AGE_EVENT_NEW              1
 558 #define MLX5_AGE_TRIGGER                2
 559 #define MLX5_AGE_SET(age_info, BIT) \
 560         ((age_info)->flags |= (1 << (BIT)))
 561 #define MLX5_AGE_GET(age_info, BIT) \
 562         ((age_info)->flags & (1 << (BIT)))
 563 #define GET_PORT_AGE_INFO(priv) \
 564         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 565 /* Current time in seconds. */
 566 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 567
 568 /* Aging information for per port. */
 569 struct mlx5_age_info {
 570         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 571         struct mlx5_counters aged_counters; /* Aged counter list. */
 572         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 573         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 574 };
 575
 576 /* Per port data of shared IB device. */
 577 struct mlx5_dev_shared_port {
 578         uint32_t ih_port_id;
 579         uint32_t devx_ih_port_id;
 580         /*
 581          * Interrupt handler port_id. Used by shared interrupt
 582          * handler to find the corresponding rte_eth device
 583          * by IB port index. If value is equal or greater
 584          * RTE_MAX_ETHPORTS it means there is no subhandler
 585          * installed for specified IB port index.
 586          */
 587         struct mlx5_age_info age_info;
 588         /* Aging information for per port. */
 589 };
 590
 591 /*ASO flow meter structures*/
 592 /* Modify this value if enum rte_mtr_color changes. */
 593 #define RTE_MTR_DROPPED RTE_COLORS
 594
 595 /* Meter policer statistics */
 596 struct mlx5_flow_policer_stats {
 597         uint32_t pass_cnt;
 598         /**< Color counter for pass. */
 599         uint32_t drop_cnt;
 600         /**< Color counter for drop. */
 601 };
 602
 603 /* Meter table structure. */
 604 struct mlx5_meter_domain_info {
 605         struct mlx5_flow_tbl_resource *tbl;
 606         /**< Meter table. */
 607         struct mlx5_flow_tbl_resource *sfx_tbl;
 608         /**< Meter suffix table. */
 609         struct mlx5_flow_dv_matcher *drop_matcher;
 610         /**< Matcher for Drop. */
 611         struct mlx5_flow_dv_matcher *color_matcher;
 612         /**< Matcher for Color. */
 613         void *jump_actn;
 614         /**< Meter match action. */
 615         void *green_rule;
 616         /**< Meter green rule. */
 617         void *drop_rule;
 618         /**< Meter drop rule. */
 619 };
 620
 621 /* Meter table set for TX RX FDB. */
 622 struct mlx5_meter_domains_infos {
 623         uint32_t ref_cnt;
 624         /**< Table user count. */
 625         struct mlx5_meter_domain_info egress;
 626         /**< TX meter table. */
 627         struct mlx5_meter_domain_info ingress;
 628         /**< RX meter table. */
 629         struct mlx5_meter_domain_info transfer;
 630         /**< FDB meter table. */
 631         void *drop_actn;
 632         /**< Drop action as not matched. */
 633         void *green_count;
 634         /**< Counters for green rule. */
 635         void *drop_count;
 636         /**< Counters for green rule. */
 637         void *meter_action;
 638         /**< Flow meter action. */
 639 };
 640
 641 /* Meter parameter structure. */
 642 struct mlx5_flow_meter_info {
 643         uint32_t meter_id;
 644         /**< Meter id. */
 645         struct mlx5_flow_meter_profile *profile;
 646         /**< Meter profile parameters. */
 647         rte_spinlock_t sl; /**< Meter action spinlock. */
 648         /** Policer actions (per meter output color). */
 649         enum rte_mtr_policer_action action[RTE_COLORS];
 650         /** Set of stats counters to be enabled.
 651          * @see enum rte_mtr_stats_type
 652          */
 653         uint32_t green_bytes:1;
 654         /** Set green bytes stats to be enabled. */
 655         uint32_t green_pkts:1;
 656         /** Set green packets stats to be enabled. */
 657         uint32_t red_bytes:1;
 658         /** Set red bytes stats to be enabled. */
 659         uint32_t red_pkts:1;
 660         /** Set red packets stats to be enabled. */
 661         uint32_t bytes_dropped:1;
 662         /** Set bytes dropped stats to be enabled. */
 663         uint32_t pkts_dropped:1;
 664         /** Set packets dropped stats to be enabled. */
 665         uint32_t active_state:1;
 666         /**< Meter hw active state. */
 667         uint32_t shared:1;
 668         /**< Meter shared or not. */
 669         uint32_t is_enable:1;
 670         /**< Meter disable/enable state. */
 671         uint32_t ingress:1;
 672         /**< Rule applies to egress traffic. */
 673         uint32_t egress:1;
 674         /**
 675          * Instead of simply matching the properties of traffic as it would
 676          * appear on a given DPDK port ID, enabling this attribute transfers
 677          * a flow rule to the lowest possible level of any device endpoints
 678          * found in the pattern.
 679          *
 680          * When supported, this effectively enables an application to
 681          * re-route traffic not necessarily intended for it (e.g. coming
 682          * from or addressed to different physical ports, VFs or
 683          * applications) at the device level.
 684          *
 685          * It complements the behavior of some pattern items such as
 686          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 687          *
 688          * When transferring flow rules, ingress and egress attributes keep
 689          * their original meaning, as if processing traffic emitted or
 690          * received by the application.
 691          */
 692         uint32_t transfer:1;
 693         struct mlx5_meter_domains_infos *mfts;
 694         /**< Flow table created for this meter. */
 695         struct mlx5_flow_policer_stats policer_stats;
 696         /**< Meter policer statistics. */
 697         uint32_t ref_cnt;
 698         /**< Use count. */
 699         struct mlx5_indexed_pool *flow_ipool;
 700         /**< Index pool for flow id. */
 701 };
 702
 703 /* RFC2697 parameter structure. */
 704 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 705         rte_be32_t cbs_cir;
 706         /*
 707          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 708          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 709          */
 710         rte_be32_t ebs_eir;
 711         /*
 712          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 713          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 714          */
 715 };
 716
 717 /* Flow meter profile structure. */
 718 struct mlx5_flow_meter_profile {
 719         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 720         /**< Pointer to the next flow meter structure. */
 721         uint32_t id; /**< Profile id. */
 722         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 723         union {
 724                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 725                 /**< srtcm_rfc2697 struct. */
 726         };
 727         uint32_t ref_cnt; /**< Use count. */
 728 };
 729
 730 /* 2 meters in each ASO cache line */
 731 #define MLX5_MTRS_CONTAINER_RESIZE 64
 732 /*
 733  * The pool index and offset of meter in the pool array makes up the
 734  * meter index. In case the meter is from pool 0 and offset 0, it
 735  * should plus 1 to avoid index 0, since 0 means invalid meter index
 736  * currently.
 737  */
 738 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 739                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 740
 741 /*aso flow meter state*/
 742 enum mlx5_aso_mtr_state {
 743         ASO_METER_FREE, /* In free list. */
 744         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 745         ASO_METER_READY, /* CQE received. */
 746 };
 747
 748 /* Generic aso_flow_meter information. */
 749 struct mlx5_aso_mtr {
 750         LIST_ENTRY(mlx5_aso_mtr) next;
 751         struct mlx5_flow_meter_info fm;
 752         /**< Pointer to the next aso flow meter structure. */
 753         uint8_t state; /**< ASO flow meter state. */
 754         uint8_t offset;
 755 };
 756
 757 /* Generic aso_flow_meter pool structure. */
 758 struct mlx5_aso_mtr_pool {
 759         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 760         /*Must be the first in pool*/
 761         struct mlx5_devx_obj *devx_obj;
 762         /* The devx object of the minimum aso flow meter ID. */
 763         uint32_t index; /* Pool index in management structure. */
 764 };
 765
 766 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 767 /* Pools management structure for ASO flow meter pools. */
 768 struct mlx5_aso_mtr_pools_mng {
 769         volatile uint16_t n_valid; /* Number of valid pools. */
 770         uint16_t n; /* Number of pools. */
 771         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 772         struct aso_meter_list meters; /* Free ASO flow meter list. */
 773         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 774         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 775 };
 776
 777 /* Table key of the hash organization. */
 778 union mlx5_flow_tbl_key {
 779         struct {
 780                 /* Table ID should be at the lowest address. */
 781                 uint32_t table_id;      /**< ID of the table. */
 782                 uint16_t dummy;         /**< Dummy table for DV API. */
 783                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 784                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 785         };
 786         uint64_t v64;                   /**< full 64bits value of key */
 787 };
 788
 789 /* Table structure. */
 790 struct mlx5_flow_tbl_resource {
 791         void *obj; /**< Pointer to DR table object. */
 792         uint32_t refcnt; /**< Reference counter. */
 793 };
 794
 795 #define MLX5_MAX_TABLES UINT16_MAX
 796 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 797 /* Reserve the last two tables for metadata register copy. */
 798 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 799 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 800 /* Tables for metering splits should be added here. */
 801 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (MLX5_MAX_TABLES - 3)
 802 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 4)
 803 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_METER
 804 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 805 #define MLX5_FLOW_TABLE_FACTOR 10
 806
 807 /* ID generation structure. */
 808 struct mlx5_flow_id_pool {
 809         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 810         uint32_t base_index;
 811         /**< The next index that can be used without any free elements. */
 812         uint32_t *curr; /**< Pointer to the index to pop. */
 813         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 814         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 815 };
 816
 817 /* Tx pacing queue structure - for Clock and Rearm queues. */
 818 struct mlx5_txpp_wq {
 819         /* Completion Queue related data.*/
 820         struct mlx5_devx_cq cq_obj;
 821         uint32_t cq_ci:24;
 822         uint32_t arm_sn:2;
 823         /* Send Queue related data.*/
 824         struct mlx5_devx_sq sq_obj;
 825         uint16_t sq_size; /* Number of WQEs in the queue. */
 826         uint16_t sq_ci; /* Next WQE to execute. */
 827 };
 828
 829 /* Tx packet pacing internal timestamp. */
 830 struct mlx5_txpp_ts {
 831         uint64_t ci_ts;
 832         uint64_t ts;
 833 };
 834
 835 /* Tx packet pacing structure. */
 836 struct mlx5_dev_txpp {
 837         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 838         uint32_t refcnt; /* Pacing reference counter. */
 839         uint32_t freq; /* Timestamp frequency, Hz. */
 840         uint32_t tick; /* Completion tick duration in nanoseconds. */
 841         uint32_t test; /* Packet pacing test mode. */
 842         int32_t skew; /* Scheduling skew. */
 843         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 844         void *echan; /* Event Channel. */
 845         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 846         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 847         void *pp; /* Packet pacing context. */
 848         uint16_t pp_id; /* Packet pacing context index. */
 849         uint16_t ts_n; /* Number of captured timestamps. */
 850         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 851         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 852         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 853         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 854         /* Statistics counters. */
 855         uint64_t err_miss_int; /* Missed service interrupt. */
 856         uint64_t err_rearm_queue; /* Rearm Queue errors. */
 857         uint64_t err_clock_queue; /* Clock Queue errors. */
 858         uint64_t err_ts_past; /* Timestamp in the past. */
 859         uint64_t err_ts_future; /* Timestamp in the distant future. */
 860 };
 861
 862 /* Supported flex parser profile ID. */
 863 enum mlx5_flex_parser_profile_id {
 864         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 865         MLX5_FLEX_PARSER_MAX = 8,
 866 };
 867
 868 /* Sample ID information of flex parser structure. */
 869 struct mlx5_flex_parser_profiles {
 870         uint32_t num;           /* Actual number of samples. */
 871         uint32_t ids[8];        /* Sample IDs for this profile. */
 872         uint8_t offset[8];      /* Bytes offset of each parser. */
 873         void *obj;              /* Flex parser node object. */
 874 };
 875
 876 /* Max member ports per bonding device. */
 877 #define MLX5_BOND_MAX_PORTS 2
 878
 879 /* Bonding device information. */
 880 struct mlx5_bond_info {
 881         int n_port; /* Number of bond member ports. */
 882         uint32_t ifindex;
 883         char ifname[MLX5_NAMESIZE + 1];
 884         struct {
 885                 char ifname[MLX5_NAMESIZE + 1];
 886                 uint32_t ifindex;
 887                 struct rte_pci_addr pci_addr;
 888         } ports[MLX5_BOND_MAX_PORTS];
 889 };
 890
 891 /*
 892  * Shared Infiniband device context for Master/Representors
 893  * which belong to same IB device with multiple IB ports.
 894  **/
 895 struct mlx5_dev_ctx_shared {
 896         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 897         uint32_t refcnt;
 898         uint32_t devx:1; /* Opened with DV. */
 899         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
 900         uint32_t rq_ts_format:2; /* RQ timestamp formats supported. */
 901         uint32_t sq_ts_format:2; /* SQ timestamp formats supported. */
 902         uint32_t qp_ts_format:2; /* QP timestamp formats supported. */
 903         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
 904         uint32_t max_port; /* Maximal IB device port index. */
 905         struct mlx5_bond_info bond; /* Bonding information. */
 906         void *ctx; /* Verbs/DV/DevX context. */
 907         void *pd; /* Protection Domain. */
 908         uint32_t pdn; /* Protection Domain number. */
 909         uint32_t tdn; /* Transport Domain number. */
 910         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
 911         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
 912         struct mlx5_dev_attr device_attr; /* Device properties. */
 913         int numa_node; /* Numa node of backing physical device. */
 914         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 915         /**< Called by memory event callback. */
 916         struct mlx5_mr_share_cache share_cache;
 917         /* Packet pacing related structure. */
 918         struct mlx5_dev_txpp txpp;
 919         /* Shared DV/DR flow data section. */
 920         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 921         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 922         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 923         void *fdb_domain; /* FDB Direct Rules name space handle. */
 924         void *rx_domain; /* RX Direct Rules name space handle. */
 925         void *tx_domain; /* TX Direct Rules name space handle. */
 926 #ifndef RTE_ARCH_64
 927         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 928         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 929         /* UAR same-page access control required in 32bit implementations. */
 930 #endif
 931         struct mlx5_hlist *flow_tbls;
 932         struct mlx5_flow_tunnel_hub *tunnel_hub;
 933         /* Direct Rules tables for FDB, NIC TX+RX */
 934         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
 935         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 936         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
 937         struct mlx5_hlist *modify_cmds;
 938         struct mlx5_hlist *tag_table;
 939         struct mlx5_cache_list port_id_action_list; /* Port ID action cache. */
 940         struct mlx5_cache_list push_vlan_action_list; /* Push VLAN actions. */
 941         struct mlx5_cache_list sample_action_list; /* List of sample actions. */
 942         struct mlx5_cache_list dest_array_list;
 943         /* List of destination array actions. */
 944         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 945         void *default_miss_action; /* Default miss action. */
 946         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 947         /* Memory Pool for mlx5 flow resources. */
 948         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 949         /* Shared interrupt handler section. */
 950         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 951         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 952         void *devx_comp; /* DEVX async comp obj. */
 953         struct mlx5_devx_obj *tis; /* TIS object. */
 954         struct mlx5_devx_obj *td; /* Transport domain. */
 955         void *tx_uar; /* Tx/packet pacing shared UAR. */
 956         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 957         /* Flex parser profiles information. */
 958         void *devx_rx_uar; /* DevX UAR for Rx. */
 959         struct mlx5_aso_age_mng *aso_age_mng;
 960         /* Management data for aging mechanism using ASO Flow Hit. */
 961         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
 962         /* Management structure for geneve tlv option */
 963         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
 964         struct mlx5_aso_mtr_pools_mng *mtrmng;
 965         /* Meter pools management structure. */
 966         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 967 };
 968
 969 /*
 970  * Per-process private structure.
 971  * Caution, secondary process may rebuild the struct during port start.
 972  */
 973 struct mlx5_proc_priv {
 974         size_t uar_table_sz;
 975         /* Size of UAR register table. */
 976         void *uar_table[];
 977         /* Table of UAR registers for each process. */
 978 };
 979
 980 /* MTR profile list. */
 981 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 982 /* MTR list. */
 983 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
 984
 985 /* RSS description. */
 986 struct mlx5_flow_rss_desc {
 987         uint32_t level;
 988         uint32_t queue_num; /**< Number of entries in @p queue. */
 989         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
 990         uint64_t hash_fields; /* Verbs Hash fields. */
 991         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
 992         uint32_t key_len; /**< RSS hash key len. */
 993         uint32_t tunnel; /**< Queue in tunnel. */
 994         uint32_t shared_rss; /**< Shared RSS index. */
 995         struct mlx5_ind_table_obj *ind_tbl;
 996         /**< Indirection table for shared RSS hash RX queues. */
 997         union {
 998                 uint16_t *queue; /**< Destination queues. */
 999                 const uint16_t *const_q; /**< Const pointer convert. */
1000         };
1001 };
1002
1003 #define MLX5_PROC_PRIV(port_id) \
1004         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1005
1006 /* Verbs/DevX Rx queue elements. */
1007 struct mlx5_rxq_obj {
1008         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1009         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1010         int fd; /* File descriptor for event channel */
1011         RTE_STD_C11
1012         union {
1013                 struct {
1014                         void *wq; /* Work Queue. */
1015                         void *ibv_cq; /* Completion Queue. */
1016                         void *ibv_channel;
1017                 };
1018                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1019                 struct {
1020                         struct mlx5_devx_rq rq_obj; /* DevX RQ object. */
1021                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1022                         void *devx_channel;
1023                 };
1024         };
1025 };
1026
1027 /* Indirection table. */
1028 struct mlx5_ind_table_obj {
1029         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1030         uint32_t refcnt; /* Reference counter. */
1031         RTE_STD_C11
1032         union {
1033                 void *ind_table; /**< Indirection table. */
1034                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1035         };
1036         uint32_t queues_n; /**< Number of queues in the list. */
1037         uint16_t *queues; /**< Queue list. */
1038 };
1039
1040 /* Hash Rx queue. */
1041 __extension__
1042 struct mlx5_hrxq {
1043         struct mlx5_cache_entry entry; /* Cache entry. */
1044         uint32_t standalone:1; /* This object used in shared action. */
1045         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1046         RTE_STD_C11
1047         union {
1048                 void *qp; /* Verbs queue pair. */
1049                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1050         };
1051 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1052         void *action; /* DV QP action pointer. */
1053 #endif
1054         uint64_t hash_fields; /* Verbs Hash fields. */
1055         uint32_t rss_key_len; /* Hash key length in bytes. */
1056         uint32_t idx; /* Hash Rx queue index. */
1057         uint8_t rss_key[]; /* Hash key. */
1058 };
1059
1060 /* Verbs/DevX Tx queue elements. */
1061 struct mlx5_txq_obj {
1062         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1063         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1064         RTE_STD_C11
1065         union {
1066                 struct {
1067                         void *cq; /* Completion Queue. */
1068                         void *qp; /* Queue Pair. */
1069                 };
1070                 struct {
1071                         struct mlx5_devx_obj *sq;
1072                         /* DevX object for Sx queue. */
1073                         struct mlx5_devx_obj *tis; /* The TIS object. */
1074                 };
1075                 struct {
1076                         struct rte_eth_dev *dev;
1077                         struct mlx5_devx_cq cq_obj;
1078                         /* DevX CQ object and its resources. */
1079                         struct mlx5_devx_sq sq_obj;
1080                         /* DevX SQ object and its resources. */
1081                 };
1082         };
1083 };
1084
1085 enum mlx5_rxq_modify_type {
1086         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1087         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1088         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1089         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1090 };
1091
1092 enum mlx5_txq_modify_type {
1093         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1094         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1095         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1096 };
1097
1098 /* HW objects operations structure. */
1099 struct mlx5_obj_ops {
1100         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
1101         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1102         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1103         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
1104         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
1105         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1106                              struct mlx5_ind_table_obj *ind_tbl);
1107         int (*ind_table_modify)(struct rte_eth_dev *dev,
1108                                 const unsigned int log_n,
1109                                 const uint16_t *queues, const uint32_t queues_n,
1110                                 struct mlx5_ind_table_obj *ind_tbl);
1111         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1112         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1113                         int tunnel __rte_unused);
1114         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1115                            const uint8_t *rss_key,
1116                            uint64_t hash_fields,
1117                            const struct mlx5_ind_table_obj *ind_tbl);
1118         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1119         int (*drop_action_create)(struct rte_eth_dev *dev);
1120         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1121         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1122         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1123                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1124         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1125 };
1126
1127 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1128
1129 /* MR operations structure. */
1130 struct mlx5_mr_ops {
1131         mlx5_reg_mr_t reg_mr;
1132         mlx5_dereg_mr_t dereg_mr;
1133 };
1134
1135 struct mlx5_priv {
1136         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1137         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1138         uint32_t dev_port; /* Device port number. */
1139         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1140         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1141         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1142         /* Bit-field of MAC addresses owned by the PMD. */
1143         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1144         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1145         /* Device properties. */
1146         uint16_t mtu; /* Configured MTU. */
1147         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1148         unsigned int representor:1; /* Device is a port representor. */
1149         unsigned int master:1; /* Device is a E-Switch master. */
1150         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1151         unsigned int sampler_en:1; /* Whether support sampler. */
1152         unsigned int mtr_en:1; /* Whether support meter. */
1153         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1154         uint16_t domain_id; /* Switch domain identifier. */
1155         uint16_t vport_id; /* Associated VF vport index (if any). */
1156         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1157         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1158         int32_t representor_id; /* -1 if not a representor. */
1159         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1160         unsigned int if_index; /* Associated kernel network device index. */
1161         /* RX/TX queues. */
1162         unsigned int rxqs_n; /* RX queues array size. */
1163         unsigned int txqs_n; /* TX queues array size. */
1164         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
1165         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1166         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1167         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1168         unsigned int (*reta_idx)[]; /* RETA index table. */
1169         unsigned int reta_idx_n; /* RETA index size. */
1170         struct mlx5_drop drop_queue; /* Flow drop queues. */
1171         uint32_t flows; /* RTE Flow rules. */
1172         uint32_t ctrl_flows; /* Control flow rules. */
1173         rte_spinlock_t flow_list_lock;
1174         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1175         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1176         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1177         struct mlx5_cache_list hrxqs; /* Hash Rx queues. */
1178         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1179         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1180         /* Indirection tables. */
1181         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1182         /* Pointer to next element. */
1183         uint32_t refcnt; /**< Reference counter. */
1184         /**< Verbs modify header action object. */
1185         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1186         uint8_t max_lro_msg_size;
1187         /* Tags resources cache. */
1188         uint32_t link_speed_capa; /* Link speed capabilities. */
1189         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1190         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1191         struct mlx5_dev_config config; /* Device configuration. */
1192         /* Context for Verbs allocator. */
1193         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1194         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1195         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1196         struct mlx5_hlist *mreg_cp_tbl;
1197         /* Hash table of Rx metadata register copy table. */
1198         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1199         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1200         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
1201         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1202         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1203         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1204         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1205         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1206         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1207         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1208         uint32_t rss_shared_actions; /* RSS shared actions. */
1209         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1210         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1211         uint8_t max_mtr_bits;
1212         /* Indicate how many bits are used by meter id at the most. */
1213         uint8_t max_mtr_flow_bits;
1214         /* Indicate how many bits are used by meter flow id at the most. */
1215 };
1216
1217 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1218 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1219
1220 struct rte_hairpin_peer_info {
1221         uint32_t qp_id;
1222         uint32_t vhca_id;
1223         uint16_t peer_q;
1224         uint16_t tx_explicit;
1225         uint16_t manual_bind;
1226 };
1227
1228 /* mlx5.c */
1229
1230 int mlx5_getenv_int(const char *);
1231 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1232 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1233 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1234                               struct rte_eth_udp_tunnel *udp_tunnel);
1235 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
1236 int mlx5_dev_close(struct rte_eth_dev *dev);
1237 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1238 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1239
1240 /* Macro to iterate over all valid ports for mlx5 driver. */
1241 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
1242         for (port_id = mlx5_eth_find_next(0, pci_dev); \
1243              port_id < RTE_MAX_ETHPORTS; \
1244              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
1245 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1246 struct mlx5_dev_ctx_shared *
1247 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1248                            const struct mlx5_dev_config *config);
1249 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1250 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1251 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1252 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1253                          struct mlx5_dev_config *config);
1254 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1255 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1256                                   struct mlx5_dev_config *config);
1257 int mlx5_dev_configure(struct rte_eth_dev *dev);
1258 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1259 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1260 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1261 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1262                          struct rte_eth_hairpin_cap *cap);
1263 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1264 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1265 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1266 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_priv *priv);
1267
1268 /* mlx5_ethdev.c */
1269
1270 int mlx5_dev_configure(struct rte_eth_dev *dev);
1271 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1272                               struct rte_eth_representor_info *info);
1273 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1274                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1275 #define MLX5_REPRESENTOR_REPR(repr_id) \
1276                 ((repr_id) & 0xfff)
1277 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1278                 (((repr_id) >> 12) & 3)
1279 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1280                                     enum rte_eth_representor_type hpf_type);
1281 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1282                         size_t fw_size);
1283 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1284                        struct rte_eth_dev_info *info);
1285 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1286 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1287 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1288                          struct rte_eth_hairpin_cap *cap);
1289 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1290 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1291 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1292 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1293
1294 /* mlx5_ethdev_os.c */
1295
1296 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1297                         char (*ifname)[MLX5_NAMESIZE]);
1298 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1299 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1300 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1301 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1302 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1303 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1304 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1305                            struct rte_eth_fc_conf *fc_conf);
1306 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1307                            struct rte_eth_fc_conf *fc_conf);
1308 void mlx5_dev_interrupt_handler(void *arg);
1309 void mlx5_dev_interrupt_handler_devx(void *arg);
1310 int mlx5_set_link_down(struct rte_eth_dev *dev);
1311 int mlx5_set_link_up(struct rte_eth_dev *dev);
1312 int mlx5_is_removed(struct rte_eth_dev *dev);
1313 int mlx5_sysfs_switch_info(unsigned int ifindex,
1314                            struct mlx5_switch_info *info);
1315 void mlx5_translate_port_name(const char *port_name_in,
1316                               struct mlx5_switch_info *port_info_out);
1317 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1318                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1319 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1320                          char *ifname);
1321 int mlx5_get_module_info(struct rte_eth_dev *dev,
1322                          struct rte_eth_dev_module_info *modinfo);
1323 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1324                            struct rte_dev_eeprom_info *info);
1325 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1326                           const char *ctr_name, uint64_t *stat);
1327 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1328 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1329 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1330
1331 /* mlx5_mac.c */
1332
1333 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1334 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1335                       uint32_t index, uint32_t vmdq);
1336 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1337 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1338                         struct rte_ether_addr *mc_addr_set,
1339                         uint32_t nb_mc_addr);
1340
1341 /* mlx5_rss.c */
1342
1343 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1344                          struct rte_eth_rss_conf *rss_conf);
1345 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1346                            struct rte_eth_rss_conf *rss_conf);
1347 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1348 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1349                             struct rte_eth_rss_reta_entry64 *reta_conf,
1350                             uint16_t reta_size);
1351 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1352                              struct rte_eth_rss_reta_entry64 *reta_conf,
1353                              uint16_t reta_size);
1354
1355 /* mlx5_rxmode.c */
1356
1357 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1358 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1359 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1360 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1361
1362 /* mlx5_stats.c */
1363
1364 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1365 int mlx5_stats_reset(struct rte_eth_dev *dev);
1366 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1367                     unsigned int n);
1368 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1369 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1370                           struct rte_eth_xstat_name *xstats_names,
1371                           unsigned int n);
1372
1373 /* mlx5_vlan.c */
1374
1375 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1376 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1377 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1378
1379 /* mlx5_vlan_os.c */
1380
1381 void mlx5_vlan_vmwa_exit(void *ctx);
1382 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1383                             struct mlx5_vf_vlan *vf_vlan);
1384 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1385                             struct mlx5_vf_vlan *vf_vlan);
1386 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1387
1388 /* mlx5_trigger.c */
1389
1390 int mlx5_dev_start(struct rte_eth_dev *dev);
1391 int mlx5_dev_stop(struct rte_eth_dev *dev);
1392 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1393 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1394 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1395 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1396                                    struct rte_hairpin_peer_info *current_info,
1397                                    struct rte_hairpin_peer_info *peer_info,
1398                                    uint32_t direction);
1399 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1400                                  struct rte_hairpin_peer_info *peer_info,
1401                                  uint32_t direction);
1402 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1403                                    uint32_t direction);
1404 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1405 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1406 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1407                                 size_t len, uint32_t direction);
1408
1409 /* mlx5_flow.c */
1410
1411 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1412 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1413 void mlx5_flow_print(struct rte_flow *flow);
1414 int mlx5_flow_validate(struct rte_eth_dev *dev,
1415                        const struct rte_flow_attr *attr,
1416                        const struct rte_flow_item items[],
1417                        const struct rte_flow_action actions[],
1418                        struct rte_flow_error *error);
1419 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1420                                   const struct rte_flow_attr *attr,
1421                                   const struct rte_flow_item items[],
1422                                   const struct rte_flow_action actions[],
1423                                   struct rte_flow_error *error);
1424 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1425                       struct rte_flow_error *error);
1426 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1427 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1428 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1429                     const struct rte_flow_action *action, void *data,
1430                     struct rte_flow_error *error);
1431 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1432                       struct rte_flow_error *error);
1433 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1434 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1435 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1436 int mlx5_flow_verify(struct rte_eth_dev *dev);
1437 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1438 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1439                         struct rte_flow_item_eth *eth_spec,
1440                         struct rte_flow_item_eth *eth_mask,
1441                         struct rte_flow_item_vlan *vlan_spec,
1442                         struct rte_flow_item_vlan *vlan_mask);
1443 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1444                    struct rte_flow_item_eth *eth_spec,
1445                    struct rte_flow_item_eth *eth_mask);
1446 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1447 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1448 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
1449 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
1450 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1451                                        uint64_t async_id, int status);
1452 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1453 void mlx5_flow_query_alarm(void *arg);
1454 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1455 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1456 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1457                        bool clear, uint64_t *pkts, uint64_t *bytes);
1458 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1459                         FILE *file, struct rte_flow_error *error);
1460 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1461 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1462                         uint32_t nb_contexts, struct rte_flow_error *error);
1463
1464 /* mlx5_mp_os.c */
1465
1466 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1467                               const void *peer);
1468 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1469                                 const void *peer);
1470 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1471 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1472 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1473                                  enum mlx5_mp_req_type req_type);
1474
1475 /* mlx5_socket.c */
1476
1477 int mlx5_pmd_socket_init(void);
1478
1479 /* mlx5_flow_meter.c */
1480
1481 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1482 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1483                 uint32_t meter_id, uint32_t *mtr_idx);
1484 struct mlx5_flow_meter_info *
1485 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1486 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1487                            struct mlx5_flow_meter_info *fm,
1488                            const struct rte_flow_attr *attr,
1489                            struct rte_flow_error *error);
1490 void mlx5_flow_meter_detach(struct mlx5_flow_meter_info *fm);
1491
1492 /* mlx5_os.c */
1493 struct rte_pci_driver;
1494 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1495 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1496 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1497                          const struct mlx5_dev_config *config,
1498                          struct mlx5_dev_ctx_shared *sh);
1499 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1500 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1501                        struct rte_pci_device *pci_dev);
1502 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1503 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1504 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1505                            mlx5_dereg_mr_t *dereg_mr_cb);
1506 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1507 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1508                          uint32_t index);
1509 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1510                                struct rte_ether_addr *mac_addr,
1511                                int vf_index);
1512 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1513 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1514 int mlx5_os_set_nonblock_channel_fd(int fd);
1515 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1516
1517 /* mlx5_txpp.c */
1518
1519 int mlx5_txpp_start(struct rte_eth_dev *dev);
1520 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1521 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1522 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1523                          struct rte_eth_xstat *stats,
1524                          unsigned int n, unsigned int n_used);
1525 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1526 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1527                                struct rte_eth_xstat_name *xstats_names,
1528                                unsigned int n, unsigned int n_used);
1529 void mlx5_txpp_interrupt_handler(void *cb_arg);
1530
1531 /* mlx5_rxtx.c */
1532
1533 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1534
1535 /* mlx5_flow_aso.c */
1536
1537 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1538                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1539 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1540 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1541 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1542                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1543 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1544                 struct mlx5_aso_mtr *mtr);
1545 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1546                 struct mlx5_aso_mtr *mtr);
1547
1548 #endif /* RTE_PMD_MLX5_H_ */