update ldscript
[protos/xbee-avr.git] / aversive / parts / AT90USB647.h
1 /*  
2  *  Copyright Droids Corporation, Microb Technology, Eirbot (2009)
3  * 
4  *  This program is free software; you can redistribute it and/or modify
5  *  it under the terms of the GNU General Public License as published by
6  *  the Free Software Foundation; either version 2 of the License, or
7  *  (at your option) any later version.
8  *
9  *  This program is distributed in the hope that it will be useful,
10  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
11  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
12  *  GNU General Public License for more details.
13  *
14  *  You should have received a copy of the GNU General Public License
15  *  along with this program; if not, write to the Free Software
16  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
17  *
18  *  Revision : $Id $
19  *
20  */
21
22 /* WARNING : this file is automatically generated by scripts.
23  * You should not edit it. If you find something wrong in it,
24  * write to zer0@droids-corp.org */
25
26
27 /* prescalers timer 0 */
28 #define TIMER0_PRESCALER_DIV_0          0
29 #define TIMER0_PRESCALER_DIV_1          1
30 #define TIMER0_PRESCALER_DIV_8          2
31 #define TIMER0_PRESCALER_DIV_64         3
32 #define TIMER0_PRESCALER_DIV_256        4
33 #define TIMER0_PRESCALER_DIV_1024       5
34 #define TIMER0_PRESCALER_DIV_FALL       6
35 #define TIMER0_PRESCALER_DIV_RISE       7
36
37 #define TIMER0_PRESCALER_REG_0          0
38 #define TIMER0_PRESCALER_REG_1          1
39 #define TIMER0_PRESCALER_REG_2          8
40 #define TIMER0_PRESCALER_REG_3          64
41 #define TIMER0_PRESCALER_REG_4          256
42 #define TIMER0_PRESCALER_REG_5          1024
43 #define TIMER0_PRESCALER_REG_6          -1
44 #define TIMER0_PRESCALER_REG_7          -2
45
46 /* prescalers timer 1 */
47 #define TIMER1_PRESCALER_DIV_0          0
48 #define TIMER1_PRESCALER_DIV_1          1
49 #define TIMER1_PRESCALER_DIV_8          2
50 #define TIMER1_PRESCALER_DIV_64         3
51 #define TIMER1_PRESCALER_DIV_256        4
52 #define TIMER1_PRESCALER_DIV_1024       5
53 #define TIMER1_PRESCALER_DIV_FALL       6
54 #define TIMER1_PRESCALER_DIV_RISE       7
55
56 #define TIMER1_PRESCALER_REG_0          0
57 #define TIMER1_PRESCALER_REG_1          1
58 #define TIMER1_PRESCALER_REG_2          8
59 #define TIMER1_PRESCALER_REG_3          64
60 #define TIMER1_PRESCALER_REG_4          256
61 #define TIMER1_PRESCALER_REG_5          1024
62 #define TIMER1_PRESCALER_REG_6          -1
63 #define TIMER1_PRESCALER_REG_7          -2
64
65 /* prescalers timer 2 */
66 #define TIMER2_PRESCALER_DIV_0          0
67 #define TIMER2_PRESCALER_DIV_1          1
68 #define TIMER2_PRESCALER_DIV_8          2
69 #define TIMER2_PRESCALER_DIV_32         3
70 #define TIMER2_PRESCALER_DIV_64         4
71 #define TIMER2_PRESCALER_DIV_128        5
72 #define TIMER2_PRESCALER_DIV_256        6
73 #define TIMER2_PRESCALER_DIV_1024       7
74
75 #define TIMER2_PRESCALER_REG_0          0
76 #define TIMER2_PRESCALER_REG_1          1
77 #define TIMER2_PRESCALER_REG_2          8
78 #define TIMER2_PRESCALER_REG_3          32
79 #define TIMER2_PRESCALER_REG_4          64
80 #define TIMER2_PRESCALER_REG_5          128
81 #define TIMER2_PRESCALER_REG_6          256
82 #define TIMER2_PRESCALER_REG_7          1024
83
84 /* prescalers timer 3 */
85 #define TIMER3_PRESCALER_DIV_0          0
86 #define TIMER3_PRESCALER_DIV_1          1
87 #define TIMER3_PRESCALER_DIV_8          2
88 #define TIMER3_PRESCALER_DIV_64         3
89 #define TIMER3_PRESCALER_DIV_256        4
90 #define TIMER3_PRESCALER_DIV_1024       5
91 #define TIMER3_PRESCALER_DIV_FALL       6
92 #define TIMER3_PRESCALER_DIV_RISE       7
93
94 #define TIMER3_PRESCALER_REG_0          0
95 #define TIMER3_PRESCALER_REG_1          1
96 #define TIMER3_PRESCALER_REG_2          8
97 #define TIMER3_PRESCALER_REG_3          64
98 #define TIMER3_PRESCALER_REG_4          256
99 #define TIMER3_PRESCALER_REG_5          1024
100 #define TIMER3_PRESCALER_REG_6          -1
101 #define TIMER3_PRESCALER_REG_7          -2
102
103
104 /* available timers */
105 #define TIMER0_AVAILABLE
106 #define TIMER0A_AVAILABLE
107 #define TIMER0B_AVAILABLE
108 #define TIMER1_AVAILABLE
109 #define TIMER1A_AVAILABLE
110 #define TIMER1B_AVAILABLE
111 #define TIMER1C_AVAILABLE
112 #define TIMER2_AVAILABLE
113 #define TIMER2A_AVAILABLE
114 #define TIMER2B_AVAILABLE
115 #define TIMER3_AVAILABLE
116 #define TIMER3A_AVAILABLE
117 #define TIMER3B_AVAILABLE
118 #define TIMER3C_AVAILABLE
119
120 /* overflow interrupt number */
121 #define SIG_OVERFLOW0_NUM 0
122 #define SIG_OVERFLOW1_NUM 1
123 #define SIG_OVERFLOW2_NUM 2
124 #define SIG_OVERFLOW3_NUM 3
125 #define SIG_OVERFLOW_TOTAL_NUM 4
126
127 /* output compare interrupt number */
128 #define SIG_OUTPUT_COMPARE0A_NUM 0
129 #define SIG_OUTPUT_COMPARE0B_NUM 1
130 #define SIG_OUTPUT_COMPARE1A_NUM 2
131 #define SIG_OUTPUT_COMPARE1B_NUM 3
132 #define SIG_OUTPUT_COMPARE1C_NUM 4
133 #define SIG_OUTPUT_COMPARE2A_NUM 5
134 #define SIG_OUTPUT_COMPARE2B_NUM 6
135 #define SIG_OUTPUT_COMPARE3A_NUM 7
136 #define SIG_OUTPUT_COMPARE3B_NUM 8
137 #define SIG_OUTPUT_COMPARE3C_NUM 9
138 #define SIG_OUTPUT_COMPARE_TOTAL_NUM 10
139
140 /* Pwm nums */
141 #define PWM0A_NUM 0
142 #define PWM0B_NUM 1
143 #define PWM1A_NUM 2
144 #define PWM1B_NUM 3
145 #define PWM1C_NUM 4
146 #define PWM2A_NUM 5
147 #define PWM2B_NUM 6
148 #define PWM3A_NUM 7
149 #define PWM3B_NUM 8
150 #define PWM3C_NUM 9
151 #define PWM_TOTAL_NUM 10
152
153 /* input capture interrupt number */
154 #define SIG_INPUT_CAPTURE1_NUM 0
155 #define SIG_INPUT_CAPTURE3_NUM 1
156 #define SIG_INPUT_CAPTURE_TOTAL_NUM 2
157
158
159 /* UEBCHX */
160 #define UEBCHX_0_REG         UEBCHX
161 #define UEBCHX_1_REG         UEBCHX
162 #define UEBCHX_2_REG         UEBCHX
163
164 /* ADMUX */
165 #define MUX0_REG             ADMUX
166 #define MUX1_REG             ADMUX
167 #define MUX2_REG             ADMUX
168 #define MUX3_REG             ADMUX
169 #define MUX4_REG             ADMUX
170 #define ADLAR_REG            ADMUX
171 #define REFS0_REG            ADMUX
172 #define REFS1_REG            ADMUX
173
174 /* UDIEN */
175 #define SUSPE_REG            UDIEN
176 #define SOFE_REG             UDIEN
177 #define EORSTE_REG           UDIEN
178 #define WAKEUPE_REG          UDIEN
179 #define EORSME_REG           UDIEN
180 #define UPRSME_REG           UDIEN
181
182 /* WDTCSR */
183 #define WDP0_REG             WDTCSR
184 #define WDP1_REG             WDTCSR
185 #define WDP2_REG             WDTCSR
186 #define WDE_REG              WDTCSR
187 #define WDCE_REG             WDTCSR
188 #define WDP3_REG             WDTCSR
189 #define WDIE_REG             WDTCSR
190 #define WDIF_REG             WDTCSR
191
192 /* EEDR */
193 #define EEDR0_REG            EEDR
194 #define EEDR1_REG            EEDR
195 #define EEDR2_REG            EEDR
196 #define EEDR3_REG            EEDR
197 #define EEDR4_REG            EEDR
198 #define EEDR5_REG            EEDR
199 #define EEDR6_REG            EEDR
200 #define EEDR7_REG            EEDR
201
202 /* OCR0B */
203 #define OCR0B_0_REG          OCR0B
204 #define OCR0B_1_REG          OCR0B
205 #define OCR0B_2_REG          OCR0B
206 #define OCR0B_3_REG          OCR0B
207 #define OCR0B_4_REG          OCR0B
208 #define OCR0B_5_REG          OCR0B
209 #define OCR0B_6_REG          OCR0B
210 #define OCR0B_7_REG          OCR0B
211
212 /* UPIENX */
213 #define RXINE_REG            UPIENX
214 #define RXSTALLE_REG         UPIENX
215 #define TXOUTE_REG           UPIENX
216 #define TXSTPE_REG           UPIENX
217 #define PERRE_REG            UPIENX
218 #define NAKEDE_REG           UPIENX
219 /* #define FLERRE_REG           UPIENX */ /* dup in UEIENX */
220
221 /* UDINT */
222 #define SUSPI_REG            UDINT
223 #define SOFI_REG             UDINT
224 #define EORSTI_REG           UDINT
225 #define WAKEUPI_REG          UDINT
226 #define EORSMI_REG           UDINT
227 #define UPRSMI_REG           UDINT
228
229 /* UERST */
230 #define EPRST0_REG           UERST
231 #define EPRST1_REG           UERST
232 #define EPRST2_REG           UERST
233 #define EPRST3_REG           UERST
234 #define EPRST4_REG           UERST
235 #define EPRST5_REG           UERST
236 #define EPRST6_REG           UERST
237
238 /* RAMPZ */
239 #define RAMPZ0_REG           RAMPZ
240
241 /* UECFG1X */
242 /* #define ALLOC_REG            UECFG1X */ /* dup in UPCFG1X */
243 #define EPBK0_REG            UECFG1X
244 #define EPBK1_REG            UECFG1X
245 #define EPSIZE0_REG          UECFG1X
246 #define EPSIZE1_REG          UECFG1X
247 #define EPSIZE2_REG          UECFG1X
248
249 /* UECONX */
250 #define EPEN_REG             UECONX
251 /* #define RSTDT_REG            UECONX */ /* dup in UPCONX */
252 #define STALLRQC_REG         UECONX
253 #define STALLRQ_REG          UECONX
254
255 /* OCR2A */
256 #define OCR2A_0_REG          OCR2A
257 #define OCR2A_1_REG          OCR2A
258 #define OCR2A_2_REG          OCR2A
259 #define OCR2A_3_REG          OCR2A
260 #define OCR2A_4_REG          OCR2A
261 #define OCR2A_5_REG          OCR2A
262 #define OCR2A_6_REG          OCR2A
263 #define OCR2A_7_REG          OCR2A
264
265 /* SPDR */
266 #define SPDR0_REG            SPDR
267 #define SPDR1_REG            SPDR
268 #define SPDR2_REG            SPDR
269 #define SPDR3_REG            SPDR
270 #define SPDR4_REG            SPDR
271 #define SPDR5_REG            SPDR
272 #define SPDR6_REG            SPDR
273 #define SPDR7_REG            SPDR
274
275 /* OTGIEN */
276 #define SRPE_REG             OTGIEN
277 #define VBERRE_REG           OTGIEN
278 #define BCERRE_REG           OTGIEN
279 #define ROLEEXE_REG          OTGIEN
280 #define HNPERRE_REG          OTGIEN
281 #define STOE_REG             OTGIEN
282
283 /* ICR1H */
284 #define ICR1H0_REG           ICR1H
285 #define ICR1H1_REG           ICR1H
286 #define ICR1H2_REG           ICR1H
287 #define ICR1H3_REG           ICR1H
288 #define ICR1H4_REG           ICR1H
289 #define ICR1H5_REG           ICR1H
290 #define ICR1H6_REG           ICR1H
291 #define ICR1H7_REG           ICR1H
292
293 /* ICR1L */
294 #define ICR1L0_REG           ICR1L
295 #define ICR1L1_REG           ICR1L
296 #define ICR1L2_REG           ICR1L
297 #define ICR1L3_REG           ICR1L
298 #define ICR1L4_REG           ICR1L
299 #define ICR1L5_REG           ICR1L
300 #define ICR1L6_REG           ICR1L
301 #define ICR1L7_REG           ICR1L
302
303 /* SPSR */
304 #define SPI2X_REG            SPSR
305 #define WCOL_REG             SPSR
306 #define SPIF_REG             SPSR
307
308 /* UEINT */
309 #define EPINT0_REG           UEINT
310 #define EPINT1_REG           UEINT
311 #define EPINT2_REG           UEINT
312 #define EPINT3_REG           UEINT
313 #define EPINT4_REG           UEINT
314 #define EPINT5_REG           UEINT
315 #define EPINT6_REG           UEINT
316
317 /* TCNT1L */
318 #define TCNT1L0_REG          TCNT1L
319 #define TCNT1L1_REG          TCNT1L
320 #define TCNT1L2_REG          TCNT1L
321 #define TCNT1L3_REG          TCNT1L
322 #define TCNT1L4_REG          TCNT1L
323 #define TCNT1L5_REG          TCNT1L
324 #define TCNT1L6_REG          TCNT1L
325 #define TCNT1L7_REG          TCNT1L
326
327 /* PORTD */
328 #define PORTD0_REG           PORTD
329 #define PORTD1_REG           PORTD
330 #define PORTD2_REG           PORTD
331 #define PORTD3_REG           PORTD
332 #define PORTD4_REG           PORTD
333 #define PORTD5_REG           PORTD
334 #define PORTD6_REG           PORTD
335 #define PORTD7_REG           PORTD
336
337 /* OTGTCON */
338 #define VALUE_20_REG         OTGTCON
339 #define VALUE_21_REG         OTGTCON
340 #define VALUE_22_REG         OTGTCON
341 #define PAGE0_REG            OTGTCON
342 #define PAGE1_REG            OTGTCON
343 #define OTGTCON_7_REG        OTGTCON
344
345 /* TCNT1H */
346 #define TCNT1H0_REG          TCNT1H
347 #define TCNT1H1_REG          TCNT1H
348 #define TCNT1H2_REG          TCNT1H
349 #define TCNT1H3_REG          TCNT1H
350 #define TCNT1H4_REG          TCNT1H
351 #define TCNT1H5_REG          TCNT1H
352 #define TCNT1H6_REG          TCNT1H
353 #define TCNT1H7_REG          TCNT1H
354
355 /* PORTC */
356 #define PORTC0_REG           PORTC
357 #define PORTC1_REG           PORTC
358 #define PORTC2_REG           PORTC
359 #define PORTC3_REG           PORTC
360 #define PORTC4_REG           PORTC
361 #define PORTC5_REG           PORTC
362 #define PORTC6_REG           PORTC
363 #define PORTC7_REG           PORTC
364
365 /* PORTA */
366 #define PORTA0_REG           PORTA
367 #define PORTA1_REG           PORTA
368 #define PORTA2_REG           PORTA
369 #define PORTA3_REG           PORTA
370 #define PORTA4_REG           PORTA
371 #define PORTA5_REG           PORTA
372 #define PORTA6_REG           PORTA
373 #define PORTA7_REG           PORTA
374
375 /* UPBCHX */
376 #define PBYCT8_REG           UPBCHX
377 #define PBYCT9_REG           UPBCHX
378 #define PBYCT10_REG          UPBCHX
379
380 /* EIMSK */
381 #define INT0_REG             EIMSK
382 #define INT1_REG             EIMSK
383 #define INT2_REG             EIMSK
384 #define INT3_REG             EIMSK
385 #define INT4_REG             EIMSK
386 #define INT5_REG             EIMSK
387 #define INT6_REG             EIMSK
388 #define INT7_REG             EIMSK
389
390 /* UDR1 */
391 #define UDR1_0_REG           UDR1
392 #define UDR1_1_REG           UDR1
393 #define UDR1_2_REG           UDR1
394 #define UDR1_3_REG           UDR1
395 #define UDR1_4_REG           UDR1
396 #define UDR1_5_REG           UDR1
397 #define UDR1_6_REG           UDR1
398 #define UDR1_7_REG           UDR1
399
400 /* GPIOR2 */
401 #define GPIOR20_REG          GPIOR2
402 #define GPIOR21_REG          GPIOR2
403 #define GPIOR22_REG          GPIOR2
404 #define GPIOR23_REG          GPIOR2
405 #define GPIOR24_REG          GPIOR2
406 #define GPIOR25_REG          GPIOR2
407 #define GPIOR26_REG          GPIOR2
408 #define GPIOR27_REG          GPIOR2
409
410 /* EICRB */
411 #define ISC40_REG            EICRB
412 #define ISC41_REG            EICRB
413 #define ISC50_REG            EICRB
414 #define ISC51_REG            EICRB
415 #define ISC60_REG            EICRB
416 #define ISC61_REG            EICRB
417 #define ISC70_REG            EICRB
418 #define ISC71_REG            EICRB
419
420 /* UEDATX */
421 #define UEDATX_0_REG         UEDATX
422 #define UEDATX_1_REG         UEDATX
423 #define UEDATX_2_REG         UEDATX
424 #define UEDATX_3_REG         UEDATX
425 #define UEDATX_4_REG         UEDATX
426 #define UEDATX_5_REG         UEDATX
427 #define UEDATX_6_REG         UEDATX
428 #define UEDATX_7_REG         UEDATX
429
430 /* EICRA */
431 #define ISC00_REG            EICRA
432 #define ISC01_REG            EICRA
433 #define ISC10_REG            EICRA
434 #define ISC11_REG            EICRA
435 #define ISC20_REG            EICRA
436 #define ISC21_REG            EICRA
437 #define ISC30_REG            EICRA
438 #define ISC31_REG            EICRA
439
440 /* OTGINT */
441 #define SRPI_REG             OTGINT
442 #define VBERRI_REG           OTGINT
443 #define BCERRI_REG           OTGINT
444 #define ROLEEXI_REG          OTGINT
445 #define HNPERRI_REG          OTGINT
446 #define STOI_REG             OTGINT
447
448 /* UECFG0X */
449 #define EPDIR_REG            UECFG0X
450 #define EPTYPE0_REG          UECFG0X
451 #define EPTYPE1_REG          UECFG0X
452
453 /* DIDR0 */
454 #define ADC0D_REG            DIDR0
455 #define ADC1D_REG            DIDR0
456 #define ADC2D_REG            DIDR0
457 #define ADC3D_REG            DIDR0
458 #define ADC4D_REG            DIDR0
459 #define ADC5D_REG            DIDR0
460 #define ADC6D_REG            DIDR0
461 #define ADC7D_REG            DIDR0
462
463 /* DIDR1 */
464 #define AIN0D_REG            DIDR1
465 #define AIN1D_REG            DIDR1
466
467 /* DDRF */
468 #define DDF0_REG             DDRF
469 #define DDF1_REG             DDRF
470 #define DDF2_REG             DDRF
471 #define DDF3_REG             DDRF
472 #define DDF4_REG             DDRF
473 #define DDF5_REG             DDRF
474 #define DDF6_REG             DDRF
475 #define DDF7_REG             DDRF
476
477 /* ASSR */
478 #define TCR2BUB_REG          ASSR
479 #define TCR2AUB_REG          ASSR
480 #define OCR2BUB_REG          ASSR
481 #define OCR2AUB_REG          ASSR
482 #define TCN2UB_REG           ASSR
483 #define AS2_REG              ASSR
484 #define EXCLK_REG            ASSR
485
486 /* CLKPR */
487 #define CLKPS0_REG           CLKPR
488 #define CLKPS1_REG           CLKPR
489 #define CLKPS2_REG           CLKPR
490 #define CLKPS3_REG           CLKPR
491 #define CLKPCE_REG           CLKPR
492
493 /* UHIEN */
494 #define DCONNE_REG           UHIEN
495 #define DDISCE_REG           UHIEN
496 #define RSTE_REG             UHIEN
497 #define RSMEDE_REG           UHIEN
498 #define RXRSME_REG           UHIEN
499 #define HSOFE_REG            UHIEN
500 #define HWUPE_REG            UHIEN
501
502 /* SREG */
503 #define C_REG                SREG
504 #define Z_REG                SREG
505 #define N_REG                SREG
506 #define V_REG                SREG
507 #define S_REG                SREG
508 #define H_REG                SREG
509 #define T_REG                SREG
510 #define I_REG                SREG
511
512 /* UENUM */
513 #define UENUM_0_REG          UENUM
514 #define UENUM_1_REG          UENUM
515 #define UENUM_2_REG          UENUM
516
517 /* UBRR1L */
518 #define UBRR_0_REG           UBRR1L
519 #define UBRR_1_REG           UBRR1L
520 #define UBRR_2_REG           UBRR1L
521 #define UBRR_3_REG           UBRR1L
522 #define UBRR_4_REG           UBRR1L
523 #define UBRR_5_REG           UBRR1L
524 #define UBRR_6_REG           UBRR1L
525 #define UBRR_7_REG           UBRR1L
526
527 /* DDRC */
528 #define DDC0_REG             DDRC
529 #define DDC1_REG             DDRC
530 #define DDC2_REG             DDRC
531 #define DDC3_REG             DDRC
532 #define DDC4_REG             DDRC
533 #define DDC5_REG             DDRC
534 #define DDC6_REG             DDRC
535 #define DDC7_REG             DDRC
536
537 /* OCR3AL */
538 #define OCR3AL0_REG          OCR3AL
539 #define OCR3AL1_REG          OCR3AL
540 #define OCR3AL2_REG          OCR3AL
541 #define OCR3AL3_REG          OCR3AL
542 #define OCR3AL4_REG          OCR3AL
543 #define OCR3AL5_REG          OCR3AL
544 #define OCR3AL6_REG          OCR3AL
545 #define OCR3AL7_REG          OCR3AL
546
547 /* DDRA */
548 #define DDA0_REG             DDRA
549 #define DDA1_REG             DDRA
550 #define DDA2_REG             DDRA
551 #define DDA3_REG             DDRA
552 #define DDA4_REG             DDRA
553 #define DDA5_REG             DDRA
554 #define DDA6_REG             DDRA
555 #define DDA7_REG             DDRA
556
557 /* UBRR1H */
558 #define UBRR_8_REG           UBRR1H
559 #define UBRR_9_REG           UBRR1H
560 #define UBRR_10_REG          UBRR1H
561 #define UBRR_11_REG          UBRR1H
562
563 /* OCR3AH */
564 #define OCR3AH0_REG          OCR3AH
565 #define OCR3AH1_REG          OCR3AH
566 #define OCR3AH2_REG          OCR3AH
567 #define OCR3AH3_REG          OCR3AH
568 #define OCR3AH4_REG          OCR3AH
569 #define OCR3AH5_REG          OCR3AH
570 #define OCR3AH6_REG          OCR3AH
571 #define OCR3AH7_REG          OCR3AH
572
573 /* TCCR1B */
574 #define CS10_REG             TCCR1B
575 #define CS11_REG             TCCR1B
576 #define CS12_REG             TCCR1B
577 #define WGM12_REG            TCCR1B
578 #define WGM13_REG            TCCR1B
579 #define ICES1_REG            TCCR1B
580 #define ICNC1_REG            TCCR1B
581
582 /* UHADDR */
583 #define UHADDR_0_REG         UHADDR
584 #define UHADDR_1_REG         UHADDR
585 #define UHADDR_2_REG         UHADDR
586 #define UHADDR_3_REG         UHADDR
587 #define UHADDR_4_REG         UHADDR
588 #define UHADDR_5_REG         UHADDR
589 #define UHADDR_6_REG         UHADDR
590
591 /* OSCCAL */
592 #define CAL0_REG             OSCCAL
593 #define CAL1_REG             OSCCAL
594 #define CAL2_REG             OSCCAL
595 #define CAL3_REG             OSCCAL
596 #define CAL4_REG             OSCCAL
597 #define CAL5_REG             OSCCAL
598 #define CAL6_REG             OSCCAL
599 #define CAL7_REG             OSCCAL
600
601 /* DDRD */
602 #define DDD0_REG             DDRD
603 #define DDD1_REG             DDRD
604 #define DDD2_REG             DDRD
605 #define DDD3_REG             DDRD
606 #define DDD4_REG             DDRD
607 #define DDD5_REG             DDRD
608 #define DDD6_REG             DDRD
609 #define DDD7_REG             DDRD
610
611 /* GPIOR1 */
612 #define GPIOR10_REG          GPIOR1
613 #define GPIOR11_REG          GPIOR1
614 #define GPIOR12_REG          GPIOR1
615 #define GPIOR13_REG          GPIOR1
616 #define GPIOR14_REG          GPIOR1
617 #define GPIOR15_REG          GPIOR1
618 #define GPIOR16_REG          GPIOR1
619 #define GPIOR17_REG          GPIOR1
620
621 /* GPIOR0 */
622 #define GPIOR00_REG          GPIOR0
623 #define GPIOR01_REG          GPIOR0
624 #define GPIOR02_REG          GPIOR0
625 #define GPIOR03_REG          GPIOR0
626 #define GPIOR04_REG          GPIOR0
627 #define GPIOR05_REG          GPIOR0
628 #define GPIOR06_REG          GPIOR0
629 #define GPIOR07_REG          GPIOR0
630
631 /* TWBR */
632 #define TWBR0_REG            TWBR
633 #define TWBR1_REG            TWBR
634 #define TWBR2_REG            TWBR
635 #define TWBR3_REG            TWBR
636 #define TWBR4_REG            TWBR
637 #define TWBR5_REG            TWBR
638 #define TWBR6_REG            TWBR
639 #define TWBR7_REG            TWBR
640
641 /* UDCON */
642 #define DETACH_REG           UDCON
643 #define RMWKUP_REG           UDCON
644 #define LSM_REG              UDCON
645
646 /* UHFLEN */
647 #define UHFLEN_0_REG         UHFLEN
648 #define UHFLEN_1_REG         UHFLEN
649 #define UHFLEN_2_REG         UHFLEN
650 #define UHFLEN_3_REG         UHFLEN
651 #define UHFLEN_4_REG         UHFLEN
652 #define UHFLEN_5_REG         UHFLEN
653 #define UHFLEN_6_REG         UHFLEN
654 #define UHFLEN_7_REG         UHFLEN
655
656 /* UHFNUMH */
657 #define UHFNUMH_0_REG        UHFNUMH
658 #define UHFNUMH_1_REG        UHFNUMH
659 #define UHFNUMH_2_REG        UHFNUMH
660
661 /* UHFNUML */
662 #define UHFNUML_0_REG        UHFNUML
663 #define UHFNUML_1_REG        UHFNUML
664 #define UHFNUML_2_REG        UHFNUML
665 #define UHFNUML_3_REG        UHFNUML
666 #define UHFNUML_4_REG        UHFNUML
667 #define UHFNUML_5_REG        UHFNUML
668 #define UHFNUML_6_REG        UHFNUML
669 #define UHFNUML_7_REG        UHFNUML
670
671 /* PCICR */
672 #define PCIE0_REG            PCICR
673
674 /* USBINT */
675 #define VBUSTI_REG           USBINT
676 #define IDTI_REG             USBINT
677
678 /* TCNT2 */
679 #define TCNT2_0_REG          TCNT2
680 #define TCNT2_1_REG          TCNT2
681 #define TCNT2_2_REG          TCNT2
682 #define TCNT2_3_REG          TCNT2
683 #define TCNT2_4_REG          TCNT2
684 #define TCNT2_5_REG          TCNT2
685 #define TCNT2_6_REG          TCNT2
686 #define TCNT2_7_REG          TCNT2
687
688 /* TCNT0 */
689 #define TCNT0_0_REG          TCNT0
690 #define TCNT0_1_REG          TCNT0
691 #define TCNT0_2_REG          TCNT0
692 #define TCNT0_3_REG          TCNT0
693 #define TCNT0_4_REG          TCNT0
694 #define TCNT0_5_REG          TCNT0
695 #define TCNT0_6_REG          TCNT0
696 #define TCNT0_7_REG          TCNT0
697
698 /* TWAR */
699 #define TWGCE_REG            TWAR
700 #define TWA0_REG             TWAR
701 #define TWA1_REG             TWAR
702 #define TWA2_REG             TWAR
703 #define TWA3_REG             TWAR
704 #define TWA4_REG             TWAR
705 #define TWA5_REG             TWAR
706 #define TWA6_REG             TWAR
707
708 /* UHWCON */
709 #define UVREGE_REG           UHWCON
710 #define UVCONE_REG           UHWCON
711 #define UIDE_REG             UHWCON
712 #define UIMOD_REG            UHWCON
713
714 /* TCCR0B */
715 #define CS00_REG             TCCR0B
716 #define CS01_REG             TCCR0B
717 #define CS02_REG             TCCR0B
718 #define WGM02_REG            TCCR0B
719 #define FOC0B_REG            TCCR0B
720 #define FOC0A_REG            TCCR0B
721
722 /* UDMFN */
723 #define FNCERR_REG           UDMFN
724
725 /* TCCR0A */
726 #define WGM00_REG            TCCR0A
727 #define WGM01_REG            TCCR0A
728 #define COM0B0_REG           TCCR0A
729 #define COM0B1_REG           TCCR0A
730 #define COM0A0_REG           TCCR0A
731 #define COM0A1_REG           TCCR0A
732
733 /* UPDATX */
734 #define PDAT0_REG            UPDATX
735 #define PDAT1_REG            UPDATX
736 #define PDAT2_REG            UPDATX
737 #define PDAT3_REG            UPDATX
738 #define PDAT4_REG            UPDATX
739 #define PDAT5_REG            UPDATX
740 #define PDAT6_REG            UPDATX
741 #define PDAT7_REG            UPDATX
742
743 /* OCR2B */
744 #define OCR2B_0_REG          OCR2B
745 #define OCR2B_1_REG          OCR2B
746 #define OCR2B_2_REG          OCR2B
747 #define OCR2B_3_REG          OCR2B
748 #define OCR2B_4_REG          OCR2B
749 #define OCR2B_5_REG          OCR2B
750 #define OCR2B_6_REG          OCR2B
751 #define OCR2B_7_REG          OCR2B
752
753 /* UHCON */
754 #define SOFEN_REG            UHCON
755 #define RESET_REG            UHCON
756 #define RESUME_REG           UHCON
757
758 /* TIFR3 */
759 #define TOV3_REG             TIFR3
760 #define OCF3A_REG            TIFR3
761 #define OCF3B_REG            TIFR3
762 #define OCF3C_REG            TIFR3
763 #define ICF3_REG             TIFR3
764
765 /* SPCR */
766 #define SPR0_REG             SPCR
767 #define SPR1_REG             SPCR
768 #define CPHA_REG             SPCR
769 #define CPOL_REG             SPCR
770 #define MSTR_REG             SPCR
771 #define DORD_REG             SPCR
772 #define SPE_REG              SPCR
773 #define SPIE_REG             SPCR
774
775 /* TIFR1 */
776 #define TOV1_REG             TIFR1
777 #define OCF1A_REG            TIFR1
778 #define OCF1B_REG            TIFR1
779 #define OCF1C_REG            TIFR1
780 #define ICF1_REG             TIFR1
781
782 /* EEARH */
783 #define EEAR8_REG            EEARH
784 #define EEAR9_REG            EEARH
785 #define EEAR10_REG           EEARH
786 #define EEAR11_REG           EEARH
787
788 /* PINB */
789 #define PINB0_REG            PINB
790 #define PINB1_REG            PINB
791 #define PINB2_REG            PINB
792 #define PINB3_REG            PINB
793 #define PINB4_REG            PINB
794 #define PINB5_REG            PINB
795 #define PINB6_REG            PINB
796 #define PINB7_REG            PINB
797
798 /* UPINT */
799 #define PINT0_REG            UPINT
800 #define PINT1_REG            UPINT
801 #define PINT2_REG            UPINT
802 #define PINT3_REG            UPINT
803 #define PINT4_REG            UPINT
804 #define PINT5_REG            UPINT
805 #define PINT6_REG            UPINT
806
807 /* UEBCLX */
808 #define UEBCLX_0_REG         UEBCLX
809 #define UEBCLX_1_REG         UEBCLX
810 #define UEBCLX_2_REG         UEBCLX
811 #define UEBCLX_3_REG         UEBCLX
812 #define UEBCLX_4_REG         UEBCLX
813 #define UEBCLX_5_REG         UEBCLX
814 #define UEBCLX_6_REG         UEBCLX
815 #define UEBCLX_7_REG         UEBCLX
816
817 /* OCR3CH */
818 #define OCR3CH0_REG          OCR3CH
819 #define OCR3CH1_REG          OCR3CH
820 #define OCR3CH2_REG          OCR3CH
821 #define OCR3CH3_REG          OCR3CH
822 #define OCR3CH4_REG          OCR3CH
823 #define OCR3CH5_REG          OCR3CH
824 #define OCR3CH6_REG          OCR3CH
825 #define OCR3CH7_REG          OCR3CH
826
827 /* UESTA1X */
828 #define CURRBK0_REG          UESTA1X
829 #define CURRBK1_REG          UESTA1X
830 #define CTRLDIR_REG          UESTA1X
831
832 /* OCR3CL */
833 #define OCR3CL0_REG          OCR3CL
834 #define OCR3CL1_REG          OCR3CL
835 #define OCR3CL2_REG          OCR3CL
836 #define OCR3CL3_REG          OCR3CL
837 #define OCR3CL4_REG          OCR3CL
838 #define OCR3CL5_REG          OCR3CL
839 #define OCR3CL6_REG          OCR3CL
840 #define OCR3CL7_REG          OCR3CL
841
842 /* GTCCR */
843 #define PSRSYNC_REG          GTCCR
844 #define TSM_REG              GTCCR
845 #define PSRASY_REG           GTCCR
846
847 /* UPSTAX */
848 #define NBUSYK0_REG          UPSTAX
849 #define NBUSYK1_REG          UPSTAX
850 /* #define DTSEQ0_REG           UPSTAX */ /* dup in UESTA0X */
851 /* #define DTSEQ1_REG           UPSTAX */ /* dup in UESTA0X */
852 /* #define UNDERFI_REG          UPSTAX */ /* dup in UESTA0X */
853 /* #define OVERFI_REG           UPSTAX */ /* dup in UESTA0X */
854 /* #define CFGOK_REG            UPSTAX */ /* dup in UESTA0X */
855
856 /* SPH */
857 #define SP8_REG              SPH
858 #define SP9_REG              SPH
859 #define SP10_REG             SPH
860 #define SP11_REG             SPH
861 #define SP12_REG             SPH
862 #define SP13_REG             SPH
863 #define SP14_REG             SPH
864 #define SP15_REG             SPH
865
866 /* TCCR3C */
867 #define FOC3C_REG            TCCR3C
868 #define FOC3B_REG            TCCR3C
869 #define FOC3A_REG            TCCR3C
870
871 /* TCCR3B */
872 #define CS30_REG             TCCR3B
873 #define CS31_REG             TCCR3B
874 #define CS32_REG             TCCR3B
875 #define WGM32_REG            TCCR3B
876 #define WGM33_REG            TCCR3B
877 #define ICES3_REG            TCCR3B
878 #define ICNC3_REG            TCCR3B
879
880 /* TCCR3A */
881 #define WGM30_REG            TCCR3A
882 #define WGM31_REG            TCCR3A
883 #define COM3C0_REG           TCCR3A
884 #define COM3C1_REG           TCCR3A
885 #define COM3B0_REG           TCCR3A
886 #define COM3B1_REG           TCCR3A
887 #define COM3A0_REG           TCCR3A
888 #define COM3A1_REG           TCCR3A
889
890 /* UEINTX */
891 #define TXINI_REG            UEINTX
892 #define STALLEDI_REG         UEINTX
893 #define RXOUTI_REG           UEINTX
894 #define RXSTPI_REG           UEINTX
895 #define NAKOUTI_REG          UEINTX
896 /* #define RWAL_REG             UEINTX */ /* dup in UPINTX */
897 #define NAKINI_REG           UEINTX
898 /* #define FIFOCON_REG          UEINTX */ /* dup in UPINTX */
899
900 /* OCR1BL */
901 #define OCR1BL0_REG          OCR1BL
902 #define OCR1BL1_REG          OCR1BL
903 #define OCR1BL2_REG          OCR1BL
904 #define OCR1BL3_REG          OCR1BL
905 #define OCR1BL4_REG          OCR1BL
906 #define OCR1BL5_REG          OCR1BL
907 #define OCR1BL6_REG          OCR1BL
908 #define OCR1BL7_REG          OCR1BL
909
910 /* TCNT3H */
911 #define TCNT3H0_REG          TCNT3H
912 #define TCNT3H1_REG          TCNT3H
913 #define TCNT3H2_REG          TCNT3H
914 #define TCNT3H3_REG          TCNT3H
915 #define TCNT3H4_REG          TCNT3H
916 #define TCNT3H5_REG          TCNT3H
917 #define TCNT3H6_REG          TCNT3H
918 #define TCNT3H7_REG          TCNT3H
919
920 /* UPCFG0X */
921 #define PEPNUM0_REG          UPCFG0X
922 #define PEPNUM1_REG          UPCFG0X
923 #define PEPNUM2_REG          UPCFG0X
924 #define PEPNUM3_REG          UPCFG0X
925 #define PTOKEN0_REG          UPCFG0X
926 #define PTOKEN1_REG          UPCFG0X
927 #define PTYPE0_REG           UPCFG0X
928 #define PTYPE1_REG           UPCFG0X
929
930 /* OCR1BH */
931 #define OCR1BH0_REG          OCR1BH
932 #define OCR1BH1_REG          OCR1BH
933 #define OCR1BH2_REG          OCR1BH
934 #define OCR1BH3_REG          OCR1BH
935 #define OCR1BH4_REG          OCR1BH
936 #define OCR1BH5_REG          OCR1BH
937 #define OCR1BH6_REG          OCR1BH
938 #define OCR1BH7_REG          OCR1BH
939
940 /* TCNT3L */
941 #define TCNT3L0_REG          TCNT3L
942 #define TCNT3L1_REG          TCNT3L
943 #define TCNT3L2_REG          TCNT3L
944 #define TCNT3L3_REG          TCNT3L
945 #define TCNT3L4_REG          TCNT3L
946 #define TCNT3L5_REG          TCNT3L
947 #define TCNT3L6_REG          TCNT3L
948 #define TCNT3L7_REG          TCNT3L
949
950 /* SPL */
951 #define SP0_REG              SPL
952 #define SP1_REG              SPL
953 #define SP2_REG              SPL
954 #define SP3_REG              SPL
955 #define SP4_REG              SPL
956 #define SP5_REG              SPL
957 #define SP6_REG              SPL
958 #define SP7_REG              SPL
959
960 /* UPERRX */
961 #define DATATGL_REG          UPERRX
962 #define DATAPID_REG          UPERRX
963 #define PID_REG              UPERRX
964 #define TIMEOUT_REG          UPERRX
965 #define CRC16_REG            UPERRX
966 #define COUNTER0_REG         UPERRX
967 #define COUNTER1_REG         UPERRX
968
969 /* USBCON */
970 #define VBUSTE_REG           USBCON
971 #define IDTE_REG             USBCON
972 #define OTGPADE_REG          USBCON
973 #define FRZCLK_REG           USBCON
974 #define HOST_REG             USBCON
975 #define USBE_REG             USBCON
976
977 /* UPCONX */
978 #define PEN_REG              UPCONX
979 /* #define RSTDT_REG            UPCONX */ /* dup in UECONX */
980 #define INMODE_REG           UPCONX
981 #define PFREEZE_REG          UPCONX
982
983 /* MCUSR */
984 #define PORF_REG             MCUSR
985 #define EXTRF_REG            MCUSR
986 #define BORF_REG             MCUSR
987 #define WDRF_REG             MCUSR
988 #define JTRF_REG             MCUSR
989
990 /* EECR */
991 #define EERE_REG             EECR
992 #define EEPE_REG             EECR
993 #define EEMPE_REG            EECR
994 #define EERIE_REG            EECR
995 #define EEPM0_REG            EECR
996 #define EEPM1_REG            EECR
997
998 /* SMCR */
999 #define SE_REG               SMCR
1000 #define SM0_REG              SMCR
1001 #define SM1_REG              SMCR
1002 #define SM2_REG              SMCR
1003
1004 /* UPBCLX */
1005 #define PBYCT0_REG           UPBCLX
1006 #define PBYCT1_REG           UPBCLX
1007 #define PBYCT2_REG           UPBCLX
1008 #define PBYCT3_REG           UPBCLX
1009 #define PBYCT4_REG           UPBCLX
1010 #define PBYCT5_REG           UPBCLX
1011 #define PBYCT6_REG           UPBCLX
1012 #define PBYCT7_REG           UPBCLX
1013
1014 /* UHINT */
1015 #define DCONNI_REG           UHINT
1016 #define DDISCI_REG           UHINT
1017 #define RSTI_REG             UHINT
1018 #define RSMEDI_REG           UHINT
1019 #define RXRSMI_REG           UHINT
1020 #define HSOFI_REG            UHINT
1021 #define UHUPI_REG            UHINT
1022
1023 /* TWCR */
1024 #define TWIE_REG             TWCR
1025 #define TWEN_REG             TWCR
1026 #define TWWC_REG             TWCR
1027 #define TWSTO_REG            TWCR
1028 #define TWSTA_REG            TWCR
1029 #define TWEA_REG             TWCR
1030 #define TWINT_REG            TWCR
1031
1032 /* PCIFR */
1033 #define PCIF0_REG            PCIFR
1034
1035 /* TCCR2A */
1036 #define WGM20_REG            TCCR2A
1037 #define WGM21_REG            TCCR2A
1038 #define COM2B0_REG           TCCR2A
1039 #define COM2B1_REG           TCCR2A
1040 #define COM2A0_REG           TCCR2A
1041 #define COM2A1_REG           TCCR2A
1042
1043 /* TCCR2B */
1044 #define CS20_REG             TCCR2B
1045 #define CS21_REG             TCCR2B
1046 #define CS22_REG             TCCR2B
1047 #define WGM22_REG            TCCR2B
1048 #define FOC2B_REG            TCCR2B
1049 #define FOC2A_REG            TCCR2B
1050
1051 /* UPNUM */
1052 #define PNUM0_REG            UPNUM
1053 #define PNUM1_REG            UPNUM
1054 #define PNUM2_REG            UPNUM
1055
1056 /* TWSR */
1057 #define TWPS0_REG            TWSR
1058 #define TWPS1_REG            TWSR
1059 #define TWS3_REG             TWSR
1060 #define TWS4_REG             TWSR
1061 #define TWS5_REG             TWSR
1062 #define TWS6_REG             TWSR
1063 #define TWS7_REG             TWSR
1064
1065 /* EEARL */
1066 #define EEAR0_REG            EEARL
1067 #define EEAR1_REG            EEARL
1068 #define EEAR2_REG            EEARL
1069 #define EEAR3_REG            EEARL
1070 #define EEAR4_REG            EEARL
1071 #define EEAR5_REG            EEARL
1072 #define EEAR6_REG            EEARL
1073 #define EEAR7_REG            EEARL
1074
1075 /* MCUCR */
1076 #define IVCE_REG             MCUCR
1077 #define IVSEL_REG            MCUCR
1078 #define PUD_REG              MCUCR
1079 #define JTD_REG              MCUCR
1080
1081 /* OCR1CL */
1082 #define OCR1CL0_REG          OCR1CL
1083 #define OCR1CL1_REG          OCR1CL
1084 #define OCR1CL2_REG          OCR1CL
1085 #define OCR1CL3_REG          OCR1CL
1086 #define OCR1CL4_REG          OCR1CL
1087 #define OCR1CL5_REG          OCR1CL
1088 #define OCR1CL6_REG          OCR1CL
1089 #define OCR1CL7_REG          OCR1CL
1090
1091 /* OCR1CH */
1092 #define OCR1CH0_REG          OCR1CH
1093 #define OCR1CH1_REG          OCR1CH
1094 #define OCR1CH2_REG          OCR1CH
1095 #define OCR1CH3_REG          OCR1CH
1096 #define OCR1CH4_REG          OCR1CH
1097 #define OCR1CH5_REG          OCR1CH
1098 #define OCR1CH6_REG          OCR1CH
1099 #define OCR1CH7_REG          OCR1CH
1100
1101 /* UPCFG1X */
1102 /* #define ALLOC_REG            UPCFG1X */ /* dup in UECFG1X */
1103 #define PBK0_REG             UPCFG1X
1104 #define PBK1_REG             UPCFG1X
1105 #define PSIZE0_REG           UPCFG1X
1106 #define PSIZE1_REG           UPCFG1X
1107 #define PSIZE2_REG           UPCFG1X
1108
1109 /* OCDR */
1110 #define OCDR0_REG            OCDR
1111 #define OCDR1_REG            OCDR
1112 #define OCDR2_REG            OCDR
1113 #define OCDR3_REG            OCDR
1114 #define OCDR4_REG            OCDR
1115 #define OCDR5_REG            OCDR
1116 #define OCDR6_REG            OCDR
1117 #define OCDR7_REG            OCDR
1118
1119 /* PINA */
1120 #define PINA0_REG            PINA
1121 #define PINA1_REG            PINA
1122 #define PINA2_REG            PINA
1123 #define PINA3_REG            PINA
1124 #define PINA4_REG            PINA
1125 #define PINA5_REG            PINA
1126 #define PINA6_REG            PINA
1127 #define PINA7_REG            PINA
1128
1129 /* USBSTA */
1130 #define VBUS_REG             USBSTA
1131 #define ID_REG               USBSTA
1132 #define SPEED_REG            USBSTA
1133
1134 /* UEIENX */
1135 #define TXINE_REG            UEIENX
1136 #define STALLEDE_REG         UEIENX
1137 #define RXOUTE_REG           UEIENX
1138 #define RXSTPE_REG           UEIENX
1139 #define NAKOUTE_REG          UEIENX
1140 #define NAKINE_REG           UEIENX
1141 /* #define FLERRE_REG           UEIENX */ /* dup in UPIENX */
1142
1143 /* OTGCON */
1144 #define VBUSRQC_REG          OTGCON
1145 #define VBUSREQ_REG          OTGCON
1146 #define VBUSHWC_REG          OTGCON
1147 #define SRPSEL_REG           OTGCON
1148 #define SRPREQ_REG           OTGCON
1149 #define HNPREQ_REG           OTGCON
1150
1151 /* UCSR1B */
1152 #define TXB81_REG            UCSR1B
1153 #define RXB81_REG            UCSR1B
1154 #define UCSZ12_REG           UCSR1B
1155 #define TXEN1_REG            UCSR1B
1156 #define RXEN1_REG            UCSR1B
1157 #define UDRIE1_REG           UCSR1B
1158 #define TXCIE1_REG           UCSR1B
1159 #define RXCIE1_REG           UCSR1B
1160
1161 /* UCSR1C */
1162 #define UCPOL1_REG           UCSR1C
1163 #define UCSZ10_REG           UCSR1C
1164 #define UCSZ11_REG           UCSR1C
1165 #define USBS1_REG            UCSR1C
1166 #define UPM10_REG            UCSR1C
1167 #define UPM11_REG            UCSR1C
1168 #define UMSEL10_REG          UCSR1C
1169 #define UMSEL11_REG          UCSR1C
1170
1171 /* UCSR1A */
1172 #define MPCM1_REG            UCSR1A
1173 #define U2X1_REG             UCSR1A
1174 #define UPE1_REG             UCSR1A
1175 #define DOR1_REG             UCSR1A
1176 #define FE1_REG              UCSR1A
1177 #define UDRE1_REG            UCSR1A
1178 #define TXC1_REG             UCSR1A
1179 #define RXC1_REG             UCSR1A
1180
1181 /* UPINRQX */
1182 #define INRQ0_REG            UPINRQX
1183 #define INRQ1_REG            UPINRQX
1184 #define INRQ2_REG            UPINRQX
1185 #define INRQ3_REG            UPINRQX
1186 #define INRQ4_REG            UPINRQX
1187 #define INRQ5_REG            UPINRQX
1188 #define INRQ6_REG            UPINRQX
1189 #define INRQ7_REG            UPINRQX
1190
1191 /* EIND */
1192 #define EIND0_REG            EIND
1193
1194 /* UDFNUML */
1195 #define UDFNUML_0_REG        UDFNUML
1196 #define UDFNUML_1_REG        UDFNUML
1197 #define UDFNUML_2_REG        UDFNUML
1198 #define UDFNUML_3_REG        UDFNUML
1199 #define UDFNUML_4_REG        UDFNUML
1200 #define UDFNUML_5_REG        UDFNUML
1201 #define UDFNUML_6_REG        UDFNUML
1202 #define UDFNUML_7_REG        UDFNUML
1203
1204 /* TWDR */
1205 #define TWD0_REG             TWDR
1206 #define TWD1_REG             TWDR
1207 #define TWD2_REG             TWDR
1208 #define TWD3_REG             TWDR
1209 #define TWD4_REG             TWDR
1210 #define TWD5_REG             TWDR
1211 #define TWD6_REG             TWDR
1212 #define TWD7_REG             TWDR
1213
1214 /* UDFNUMH */
1215 #define UDFNUMH_0_REG        UDFNUMH
1216 #define UDFNUMH_1_REG        UDFNUMH
1217 #define UDFNUMH_2_REG        UDFNUMH
1218
1219 /* OCR1AH */
1220 #define OCR1AH0_REG          OCR1AH
1221 #define OCR1AH1_REG          OCR1AH
1222 #define OCR1AH2_REG          OCR1AH
1223 #define OCR1AH3_REG          OCR1AH
1224 #define OCR1AH4_REG          OCR1AH
1225 #define OCR1AH5_REG          OCR1AH
1226 #define OCR1AH6_REG          OCR1AH
1227 #define OCR1AH7_REG          OCR1AH
1228
1229 /* ADCSRA */
1230 #define ADPS0_REG            ADCSRA
1231 #define ADPS1_REG            ADCSRA
1232 #define ADPS2_REG            ADCSRA
1233 #define ADIE_REG             ADCSRA
1234 #define ADIF_REG             ADCSRA
1235 #define ADATE_REG            ADCSRA
1236 #define ADSC_REG             ADCSRA
1237 #define ADEN_REG             ADCSRA
1238
1239 /* ADCSRB */
1240 #define ADTS0_REG            ADCSRB
1241 #define ADTS1_REG            ADCSRB
1242 #define ADTS2_REG            ADCSRB
1243 #define ADHSM_REG            ADCSRB
1244 #define ACME_REG             ADCSRB
1245
1246 /* UPINTX */
1247 #define RXINI_REG            UPINTX
1248 #define RXSTALLI_REG         UPINTX
1249 #define TXOUTI_REG           UPINTX
1250 #define TXSTPI_REG           UPINTX
1251 #define PERRI_REG            UPINTX
1252 /* #define RWAL_REG             UPINTX */ /* dup in UEINTX */
1253 #define NAKEDI_REG           UPINTX
1254 /* #define FIFOCON_REG          UPINTX */ /* dup in UEINTX */
1255
1256 /* TCCR1A */
1257 #define WGM10_REG            TCCR1A
1258 #define WGM11_REG            TCCR1A
1259 #define COM1C0_REG           TCCR1A
1260 #define COM1C1_REG           TCCR1A
1261 #define COM1B0_REG           TCCR1A
1262 #define COM1B1_REG           TCCR1A
1263 #define COM1A0_REG           TCCR1A
1264 #define COM1A1_REG           TCCR1A
1265
1266 /* OCR0A */
1267 #define OCROA_0_REG          OCR0A
1268 #define OCROA_1_REG          OCR0A
1269 #define OCROA_2_REG          OCR0A
1270 #define OCROA_3_REG          OCR0A
1271 #define OCROA_4_REG          OCR0A
1272 #define OCROA_5_REG          OCR0A
1273 #define OCROA_6_REG          OCR0A
1274 #define OCROA_7_REG          OCR0A
1275
1276 /* UPCFG2X */
1277 #define UPCFG2X_0_REG        UPCFG2X
1278 #define UPCFG2X_1_REG        UPCFG2X
1279 #define UPCFG2X_2_REG        UPCFG2X
1280 #define UPCFG2X_3_REG        UPCFG2X
1281 #define UPCFG2X_4_REG        UPCFG2X
1282 #define UPCFG2X_5_REG        UPCFG2X
1283 #define UPCFG2X_6_REG        UPCFG2X
1284 #define UPCFG2X_7_REG        UPCFG2X
1285
1286 /* ACSR */
1287 #define ACIS0_REG            ACSR
1288 #define ACIS1_REG            ACSR
1289 #define ACIC_REG             ACSR
1290 #define ACIE_REG             ACSR
1291 #define ACI_REG              ACSR
1292 #define ACO_REG              ACSR
1293 #define ACBG_REG             ACSR
1294 #define ACD_REG              ACSR
1295
1296 /* PORTF */
1297 #define PORTF0_REG           PORTF
1298 #define PORTF1_REG           PORTF
1299 #define PORTF2_REG           PORTF
1300 #define PORTF3_REG           PORTF
1301 #define PORTF4_REG           PORTF
1302 #define PORTF5_REG           PORTF
1303 #define PORTF6_REG           PORTF
1304 #define PORTF7_REG           PORTF
1305
1306 /* TCCR1C */
1307 #define FOC1C_REG            TCCR1C
1308 #define FOC1B_REG            TCCR1C
1309 #define FOC1A_REG            TCCR1C
1310
1311 /* ICR3H */
1312 #define ICR3H0_REG           ICR3H
1313 #define ICR3H1_REG           ICR3H
1314 #define ICR3H2_REG           ICR3H
1315 #define ICR3H3_REG           ICR3H
1316 #define ICR3H4_REG           ICR3H
1317 #define ICR3H5_REG           ICR3H
1318 #define ICR3H6_REG           ICR3H
1319 #define ICR3H7_REG           ICR3H
1320
1321 /* DDRE */
1322 #define DDE0_REG             DDRE
1323 #define DDE1_REG             DDRE
1324 #define DDE2_REG             DDRE
1325 #define DDE3_REG             DDRE
1326 #define DDE4_REG             DDRE
1327 #define DDE5_REG             DDRE
1328 #define DDE6_REG             DDRE
1329 #define DDE7_REG             DDRE
1330
1331 /* UDADDR */
1332 #define UADD0_REG            UDADDR
1333 #define UADD1_REG            UDADDR
1334 #define UADD2_REG            UDADDR
1335 #define UADD3_REG            UDADDR
1336 #define UADD4_REG            UDADDR
1337 #define UADD5_REG            UDADDR
1338 #define UADD6_REG            UDADDR
1339 #define ADDEN_REG            UDADDR
1340
1341 /* ICR3L */
1342 #define ICR3L0_REG           ICR3L
1343 #define ICR3L1_REG           ICR3L
1344 #define ICR3L2_REG           ICR3L
1345 #define ICR3L3_REG           ICR3L
1346 #define ICR3L4_REG           ICR3L
1347 #define ICR3L5_REG           ICR3L
1348 #define ICR3L6_REG           ICR3L
1349 #define ICR3L7_REG           ICR3L
1350
1351 /* PORTE */
1352 #define PORTE0_REG           PORTE
1353 #define PORTE1_REG           PORTE
1354 #define PORTE2_REG           PORTE
1355 #define PORTE3_REG           PORTE
1356 #define PORTE4_REG           PORTE
1357 #define PORTE5_REG           PORTE
1358 #define PORTE6_REG           PORTE
1359 #define PORTE7_REG           PORTE
1360
1361 /* SPMCSR */
1362 #define SPMEN_REG            SPMCSR
1363 #define PGERS_REG            SPMCSR
1364 #define PGWRT_REG            SPMCSR
1365 #define BLBSET_REG           SPMCSR
1366 #define RWWSRE_REG           SPMCSR
1367 #define SIGRD_REG            SPMCSR
1368 #define RWWSB_REG            SPMCSR
1369 #define SPMIE_REG            SPMCSR
1370
1371 /* UESTA0X */
1372 #define NBUSYBK0_REG         UESTA0X
1373 #define NBUSYBK1_REG         UESTA0X
1374 /* #define DTSEQ0_REG           UESTA0X */ /* dup in UPSTAX */
1375 /* #define DTSEQ1_REG           UESTA0X */ /* dup in UPSTAX */
1376 /* #define UNDERFI_REG          UESTA0X */ /* dup in UPSTAX */
1377 /* #define OVERFI_REG           UESTA0X */ /* dup in UPSTAX */
1378 /* #define CFGOK_REG            UESTA0X */ /* dup in UPSTAX */
1379
1380 /* PORTB */
1381 #define PORTB0_REG           PORTB
1382 #define PORTB1_REG           PORTB
1383 #define PORTB2_REG           PORTB
1384 #define PORTB3_REG           PORTB
1385 #define PORTB4_REG           PORTB
1386 #define PORTB5_REG           PORTB
1387 #define PORTB6_REG           PORTB
1388 #define PORTB7_REG           PORTB
1389
1390 /* ADCL */
1391 #define ADCL0_REG            ADCL
1392 #define ADCL1_REG            ADCL
1393 #define ADCL2_REG            ADCL
1394 #define ADCL3_REG            ADCL
1395 #define ADCL4_REG            ADCL
1396 #define ADCL5_REG            ADCL
1397 #define ADCL6_REG            ADCL
1398 #define ADCL7_REG            ADCL
1399
1400 /* ADCH */
1401 #define ADCH0_REG            ADCH
1402 #define ADCH1_REG            ADCH
1403 #define ADCH2_REG            ADCH
1404 #define ADCH3_REG            ADCH
1405 #define ADCH4_REG            ADCH
1406 #define ADCH5_REG            ADCH
1407 #define ADCH6_REG            ADCH
1408 #define ADCH7_REG            ADCH
1409
1410 /* OCR3BL */
1411 #define OCR3BL0_REG          OCR3BL
1412 #define OCR3BL1_REG          OCR3BL
1413 #define OCR3BL2_REG          OCR3BL
1414 #define OCR3BL3_REG          OCR3BL
1415 #define OCR3BL4_REG          OCR3BL
1416 #define OCR3BL5_REG          OCR3BL
1417 #define OCR3BL6_REG          OCR3BL
1418 #define OCR3BL7_REG          OCR3BL
1419
1420 /* OCR3BH */
1421 #define OCR3BH0_REG          OCR3BH
1422 #define OCR3BH1_REG          OCR3BH
1423 #define OCR3BH2_REG          OCR3BH
1424 #define OCR3BH3_REG          OCR3BH
1425 #define OCR3BH4_REG          OCR3BH
1426 #define OCR3BH5_REG          OCR3BH
1427 #define OCR3BH6_REG          OCR3BH
1428 #define OCR3BH7_REG          OCR3BH
1429
1430 /* TIMSK2 */
1431 #define TOIE2_REG            TIMSK2
1432 #define OCIE2A_REG           TIMSK2
1433 #define OCIE2B_REG           TIMSK2
1434
1435 /* TIMSK3 */
1436 #define TOIE3_REG            TIMSK3
1437 #define OCIE3A_REG           TIMSK3
1438 #define OCIE3B_REG           TIMSK3
1439 #define OCIE3C_REG           TIMSK3
1440 #define ICIE3_REG            TIMSK3
1441
1442 /* TIMSK0 */
1443 #define TOIE0_REG            TIMSK0
1444 #define OCIE0A_REG           TIMSK0
1445 #define OCIE0B_REG           TIMSK0
1446
1447 /* TIMSK1 */
1448 #define TOIE1_REG            TIMSK1
1449 #define OCIE1A_REG           TIMSK1
1450 #define OCIE1B_REG           TIMSK1
1451 #define OCIE1C_REG           TIMSK1
1452 #define ICIE1_REG            TIMSK1
1453
1454 /* PLLCSR */
1455 #define PLOCK_REG            PLLCSR
1456 #define PLLE_REG             PLLCSR
1457 #define PLLP0_REG            PLLCSR
1458 #define PLLP1_REG            PLLCSR
1459 #define PLLP2_REG            PLLCSR
1460
1461 /* PCMSK0 */
1462 #define PCINT0_REG           PCMSK0
1463 #define PCINT1_REG           PCMSK0
1464 #define PCINT2_REG           PCMSK0
1465 #define PCINT3_REG           PCMSK0
1466 #define PCINT4_REG           PCMSK0
1467 #define PCINT5_REG           PCMSK0
1468 #define PCINT6_REG           PCMSK0
1469 #define PCINT7_REG           PCMSK0
1470
1471 /* XMCRB */
1472 #define XMM0_REG             XMCRB
1473 #define XMM1_REG             XMCRB
1474 #define XMM2_REG             XMCRB
1475 #define XMBK_REG             XMCRB
1476
1477 /* XMCRA */
1478 #define SRW00_REG            XMCRA
1479 #define SRW01_REG            XMCRA
1480 #define SRW10_REG            XMCRA
1481 #define SRW11_REG            XMCRA
1482 #define SRL0_REG             XMCRA
1483 #define SRL1_REG             XMCRA
1484 #define SRL2_REG             XMCRA
1485 #define SRE_REG              XMCRA
1486
1487 /* PINC */
1488 #define PINC0_REG            PINC
1489 #define PINC1_REG            PINC
1490 #define PINC2_REG            PINC
1491 #define PINC3_REG            PINC
1492 #define PINC4_REG            PINC
1493 #define PINC5_REG            PINC
1494 #define PINC6_REG            PINC
1495 #define PINC7_REG            PINC
1496
1497 /* TIFR2 */
1498 #define TOV2_REG             TIFR2
1499 #define OCF2A_REG            TIFR2
1500 #define OCF2B_REG            TIFR2
1501
1502 /* EIFR */
1503 #define INTF0_REG            EIFR
1504 #define INTF1_REG            EIFR
1505 #define INTF2_REG            EIFR
1506 #define INTF3_REG            EIFR
1507 #define INTF4_REG            EIFR
1508 #define INTF5_REG            EIFR
1509 #define INTF6_REG            EIFR
1510 #define INTF7_REG            EIFR
1511
1512 /* PINF */
1513 #define PINF0_REG            PINF
1514 #define PINF1_REG            PINF
1515 #define PINF2_REG            PINF
1516 #define PINF3_REG            PINF
1517 #define PINF4_REG            PINF
1518 #define PINF5_REG            PINF
1519 #define PINF6_REG            PINF
1520 #define PINF7_REG            PINF
1521
1522 /* PINE */
1523 #define PINE0_REG            PINE
1524 #define PINE1_REG            PINE
1525 #define PINE2_REG            PINE
1526 #define PINE3_REG            PINE
1527 #define PINE4_REG            PINE
1528 #define PINE5_REG            PINE
1529 #define PINE6_REG            PINE
1530 #define PINE7_REG            PINE
1531
1532 /* PIND */
1533 #define PIND0_REG            PIND
1534 #define PIND1_REG            PIND
1535 #define PIND2_REG            PIND
1536 #define PIND3_REG            PIND
1537 #define PIND4_REG            PIND
1538 #define PIND5_REG            PIND
1539 #define PIND6_REG            PIND
1540 #define PIND7_REG            PIND
1541
1542 /* TWAMR */
1543 #define TWAM0_REG            TWAMR
1544 #define TWAM1_REG            TWAMR
1545 #define TWAM2_REG            TWAMR
1546 #define TWAM3_REG            TWAMR
1547 #define TWAM4_REG            TWAMR
1548 #define TWAM5_REG            TWAMR
1549 #define TWAM6_REG            TWAMR
1550
1551 /* PRR0 */
1552 #define PRADC_REG            PRR0
1553 #define PRSPI_REG            PRR0
1554 #define PRTIM1_REG           PRR0
1555 #define PRTIM0_REG           PRR0
1556 #define PRTIM2_REG           PRR0
1557 #define PRTWI_REG            PRR0
1558
1559 /* OCR1AL */
1560 #define OCR1AL0_REG          OCR1AL
1561 #define OCR1AL1_REG          OCR1AL
1562 #define OCR1AL2_REG          OCR1AL
1563 #define OCR1AL3_REG          OCR1AL
1564 #define OCR1AL4_REG          OCR1AL
1565 #define OCR1AL5_REG          OCR1AL
1566 #define OCR1AL6_REG          OCR1AL
1567 #define OCR1AL7_REG          OCR1AL
1568
1569 /* TIFR0 */
1570 #define TOV0_REG             TIFR0
1571 #define OCF0A_REG            TIFR0
1572 #define OCF0B_REG            TIFR0
1573
1574 /* PRR1 */
1575 #define PRUSART1_REG         PRR1
1576 #define PRTIM3_REG           PRR1
1577 #define PRUSB_REG            PRR1
1578
1579 /* DDRB */
1580 #define DDB0_REG             DDRB
1581 #define DDB1_REG             DDRB
1582 #define DDB2_REG             DDRB
1583 #define DDB3_REG             DDRB
1584 #define DDB4_REG             DDRB
1585 #define DDB5_REG             DDRB
1586 #define DDB6_REG             DDRB
1587 #define DDB7_REG             DDRB
1588
1589 /* UPRST */
1590 #define PRST0_REG            UPRST
1591 #define PRST1_REG            UPRST
1592 #define PRST2_REG            UPRST
1593 #define PRST3_REG            UPRST
1594 #define PRST4_REG            UPRST
1595 #define PRST5_REG            UPRST
1596 #define PRST6_REG            UPRST
1597
1598 /* pins mapping */
1599