aversive/parts/ATtiny24.h

   1 /*
   2  *  Copyright Droids Corporation, Microb Technology, Eirbot (2009)
   3  *
   4  *  This program is free software; you can redistribute it and/or modify
   5  *  it under the terms of the GNU General Public License as published by
   6  *  the Free Software Foundation; either version 2 of the License, or
   7  *  (at your option) any later version.
   8  *
   9  *  This program is distributed in the hope that it will be useful,
  10  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  *  GNU General Public License for more details.
  13  *
  14  *  You should have received a copy of the GNU General Public License
  15  *  along with this program; if not, write to the Free Software
  16  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  17  *
  18  *  Revision : $Id $
  19  *
  20  */
  21
  22 /* WARNING : this file is automatically generated by scripts.
  23  * You should not edit it. If you find something wrong in it,
  24  * write to zer0@droids-corp.org */
  25
  26
  27 /* prescalers timer 0 */
  28 #define TIMER0_PRESCALER_DIV_0          0
  29 #define TIMER0_PRESCALER_DIV_1          1
  30 #define TIMER0_PRESCALER_DIV_8          2
  31 #define TIMER0_PRESCALER_DIV_64         3
  32 #define TIMER0_PRESCALER_DIV_256        4
  33 #define TIMER0_PRESCALER_DIV_1024       5
  34 #define TIMER0_PRESCALER_DIV_FALL       6
  35 #define TIMER0_PRESCALER_DIV_RISE       7
  36
  37 #define TIMER0_PRESCALER_REG_0          0
  38 #define TIMER0_PRESCALER_REG_1          1
  39 #define TIMER0_PRESCALER_REG_2          8
  40 #define TIMER0_PRESCALER_REG_3          64
  41 #define TIMER0_PRESCALER_REG_4          256
  42 #define TIMER0_PRESCALER_REG_5          1024
  43 #define TIMER0_PRESCALER_REG_6          -1
  44 #define TIMER0_PRESCALER_REG_7          -2
  45
  46 /* prescalers timer 1 */
  47 #define TIMER1_PRESCALER_DIV_0          0
  48 #define TIMER1_PRESCALER_DIV_1          1
  49 #define TIMER1_PRESCALER_DIV_8          2
  50 #define TIMER1_PRESCALER_DIV_64         3
  51 #define TIMER1_PRESCALER_DIV_256        4
  52 #define TIMER1_PRESCALER_DIV_1024       5
  53 #define TIMER1_PRESCALER_DIV_FALL       6
  54 #define TIMER1_PRESCALER_DIV_RISE       7
  55
  56 #define TIMER1_PRESCALER_REG_0          0
  57 #define TIMER1_PRESCALER_REG_1          1
  58 #define TIMER1_PRESCALER_REG_2          8
  59 #define TIMER1_PRESCALER_REG_3          64
  60 #define TIMER1_PRESCALER_REG_4          256
  61 #define TIMER1_PRESCALER_REG_5          1024
  62 #define TIMER1_PRESCALER_REG_6          -1
  63 #define TIMER1_PRESCALER_REG_7          -2
  64
  65
  66 /* available timers */
  67
  68 /* overflow interrupt number */
  69 #define SIG_OVERFLOW_TOTAL_NUM 0
  70
  71 /* output compare interrupt number */
  72 #define SIG_OUTPUT_COMPARE_TOTAL_NUM 0
  73
  74 /* Pwm nums */
  75 #define PWM_TOTAL_NUM 0
  76
  77 /* input capture interrupt number */
  78 #define SIG_INPUT_CAPTURE_TOTAL_NUM 0
  79
  80
  81 /* CLKPR */
  82 #define CLKPS0_REG           CLKPR
  83 #define CLKPS1_REG           CLKPR
  84 #define CLKPS2_REG           CLKPR
  85 #define CLKPS3_REG           CLKPR
  86 #define CLKPCE_REG           CLKPR
  87
  88 /* ACSR */
  89 #define ACIS0_REG            ACSR
  90 #define ACIS1_REG            ACSR
  91 #define ACIC_REG             ACSR
  92 #define ACIE_REG             ACSR
  93 #define ACI_REG              ACSR
  94 #define ACO_REG              ACSR
  95 #define ACBG_REG             ACSR
  96 #define ACD_REG              ACSR
  97
  98 /* GIMSK */
  99 #define PCIE0_REG            GIMSK
 100 #define PCIE1_REG            GIMSK
 101 #define INT0_REG             GIMSK
 102
 103 /* ADMUX */
 104 #define MUX0_REG             ADMUX
 105 #define MUX1_REG             ADMUX
 106 #define MUX2_REG             ADMUX
 107 #define MUX3_REG             ADMUX
 108 #define MUX4_REG             ADMUX
 109 #define MUX5_REG             ADMUX
 110 #define REFS0_REG            ADMUX
 111 #define REFS1_REG            ADMUX
 112
 113 /* SREG */
 114 #define C_REG                SREG
 115 #define Z_REG                SREG
 116 #define N_REG                SREG
 117 #define V_REG                SREG
 118 #define S_REG                SREG
 119 #define H_REG                SREG
 120 #define T_REG                SREG
 121 #define I_REG                SREG
 122
 123 /* DDRB */
 124 #define DDB0_REG             DDRB
 125 #define DDB1_REG             DDRB
 126 #define DDB2_REG             DDRB
 127 #define DDB3_REG             DDRB
 128
 129 /* WDTCSR */
 130 #define WDP0_REG             WDTCSR
 131 #define WDP1_REG             WDTCSR
 132 #define WDP2_REG             WDTCSR
 133 #define WDE_REG              WDTCSR
 134 #define WDCE_REG             WDTCSR
 135 #define WDP3_REG             WDTCSR
 136 #define WDIE_REG             WDTCSR
 137 #define WDIF_REG             WDTCSR
 138
 139 /* EEDR */
 140 #define EEDR0_REG            EEDR
 141 #define EEDR1_REG            EEDR
 142 #define EEDR2_REG            EEDR
 143 #define EEDR3_REG            EEDR
 144 #define EEDR4_REG            EEDR
 145 #define EEDR5_REG            EEDR
 146 #define EEDR6_REG            EEDR
 147 #define EEDR7_REG            EEDR
 148
 149 /* DDRA */
 150 #define DDA0_REG             DDRA
 151 #define DDA1_REG             DDRA
 152 #define DDA2_REG             DDRA
 153 #define DDA3_REG             DDRA
 154 #define DDA4_REG             DDRA
 155 #define DDA5_REG             DDRA
 156 #define DDA6_REG             DDRA
 157 #define DDA7_REG             DDRA
 158
 159 /* TCCR1A */
 160 #define WGM10_REG            TCCR1A
 161 #define WGM11_REG            TCCR1A
 162 #define COM1B0_REG           TCCR1A
 163 #define COM1B1_REG           TCCR1A
 164 #define COM1A0_REG           TCCR1A
 165 #define COM1A1_REG           TCCR1A
 166
 167 /* GTCCR */
 168 #define PSR10_REG            GTCCR
 169 #define TSM_REG              GTCCR
 170
 171 /* TCCR1B */
 172 #define CS10_REG             TCCR1B
 173 #define CS11_REG             TCCR1B
 174 #define CS12_REG             TCCR1B
 175 #define WGM12_REG            TCCR1B
 176 #define WGM13_REG            TCCR1B
 177 #define ICES1_REG            TCCR1B
 178 #define ICNC1_REG            TCCR1B
 179
 180 /* GIFR */
 181 #define PCIF0_REG            GIFR
 182 #define PCIF1_REG            GIFR
 183 #define INTF0_REG            GIFR
 184
 185 /* OSCCAL */
 186 #define CAL0_REG             OSCCAL
 187 #define CAL1_REG             OSCCAL
 188 #define CAL2_REG             OSCCAL
 189 #define CAL3_REG             OSCCAL
 190 #define CAL4_REG             OSCCAL
 191 #define CAL5_REG             OSCCAL
 192 #define CAL6_REG             OSCCAL
 193 #define CAL7_REG             OSCCAL
 194
 195 /* ADCSRA */
 196 #define ADPS0_REG            ADCSRA
 197 #define ADPS1_REG            ADCSRA
 198 #define ADPS2_REG            ADCSRA
 199 #define ADIE_REG             ADCSRA
 200 #define ADIF_REG             ADCSRA
 201 #define ADATE_REG            ADCSRA
 202 #define ADSC_REG             ADCSRA
 203 #define ADEN_REG             ADCSRA
 204
 205 /* ADCSRB */
 206 #define ACME_REG             ADCSRB
 207 #define ADTS0_REG            ADCSRB
 208 #define ADTS1_REG            ADCSRB
 209 #define ADTS2_REG            ADCSRB
 210 #define ADLAR_REG            ADCSRB
 211 #define BIN_REG              ADCSRB
 212
 213 /* OCR0A */
 214 /* #define OCR0_0_REG           OCR0A */ /* dup in OCR0B */
 215 /* #define OCR0_1_REG           OCR0A */ /* dup in OCR0B */
 216 /* #define OCR0_2_REG           OCR0A */ /* dup in OCR0B */
 217 /* #define OCR0_3_REG           OCR0A */ /* dup in OCR0B */
 218 /* #define OCR0_4_REG           OCR0A */ /* dup in OCR0B */
 219 /* #define OCR0_5_REG           OCR0A */ /* dup in OCR0B */
 220 /* #define OCR0_6_REG           OCR0A */ /* dup in OCR0B */
 221 /* #define OCR0_7_REG           OCR0A */ /* dup in OCR0B */
 222
 223 /* OCR0B */
 224 /* #define OCR0_0_REG           OCR0B */ /* dup in OCR0A */
 225 /* #define OCR0_1_REG           OCR0B */ /* dup in OCR0A */
 226 /* #define OCR0_2_REG           OCR0B */ /* dup in OCR0A */
 227 /* #define OCR0_3_REG           OCR0B */ /* dup in OCR0A */
 228 /* #define OCR0_4_REG           OCR0B */ /* dup in OCR0A */
 229 /* #define OCR0_5_REG           OCR0B */ /* dup in OCR0A */
 230 /* #define OCR0_6_REG           OCR0B */ /* dup in OCR0A */
 231 /* #define OCR0_7_REG           OCR0B */ /* dup in OCR0A */
 232
 233 /* ICR1H */
 234 #define ICR1H0_REG           ICR1H
 235 #define ICR1H1_REG           ICR1H
 236 #define ICR1H2_REG           ICR1H
 237 #define ICR1H3_REG           ICR1H
 238 #define ICR1H4_REG           ICR1H
 239 #define ICR1H5_REG           ICR1H
 240 #define ICR1H6_REG           ICR1H
 241 #define ICR1H7_REG           ICR1H
 242
 243 /* OCR1BL */
 244 /* #define OCR1AL0_REG          OCR1BL */ /* dup in OCR1AL */
 245 /* #define OCR1AL1_REG          OCR1BL */ /* dup in OCR1AL */
 246 /* #define OCR1AL2_REG          OCR1BL */ /* dup in OCR1AL */
 247 /* #define OCR1AL3_REG          OCR1BL */ /* dup in OCR1AL */
 248 /* #define OCR1AL4_REG          OCR1BL */ /* dup in OCR1AL */
 249 /* #define OCR1AL5_REG          OCR1BL */ /* dup in OCR1AL */
 250 /* #define OCR1AL6_REG          OCR1BL */ /* dup in OCR1AL */
 251 /* #define OCR1AL7_REG          OCR1BL */ /* dup in OCR1AL */
 252
 253 /* SPL */
 254 #define SP0_REG              SPL
 255 #define SP1_REG              SPL
 256 #define SP2_REG              SPL
 257 #define SP3_REG              SPL
 258 #define SP4_REG              SPL
 259 #define SP5_REG              SPL
 260 #define SP6_REG              SPL
 261 #define SP7_REG              SPL
 262
 263 /* OCR1BH */
 264 /* #define OCR1AH0_REG          OCR1BH */ /* dup in OCR1AH */
 265 /* #define OCR1AH1_REG          OCR1BH */ /* dup in OCR1AH */
 266 /* #define OCR1AH2_REG          OCR1BH */ /* dup in OCR1AH */
 267 /* #define OCR1AH3_REG          OCR1BH */ /* dup in OCR1AH */
 268 /* #define OCR1AH4_REG          OCR1BH */ /* dup in OCR1AH */
 269 /* #define OCR1AH5_REG          OCR1BH */ /* dup in OCR1AH */
 270 /* #define OCR1AH6_REG          OCR1BH */ /* dup in OCR1AH */
 271 /* #define OCR1AH7_REG          OCR1BH */ /* dup in OCR1AH */
 272
 273 /* PRR */
 274 #define PRADC_REG            PRR
 275 #define PRUSI_REG            PRR
 276 #define PRTIM0_REG           PRR
 277 #define PRTIM1_REG           PRR
 278
 279 /* GPIOR1 */
 280 #define GPIOR10_REG          GPIOR1
 281 #define GPIOR11_REG          GPIOR1
 282 #define GPIOR12_REG          GPIOR1
 283 #define GPIOR13_REG          GPIOR1
 284 #define GPIOR14_REG          GPIOR1
 285 #define GPIOR15_REG          GPIOR1
 286 #define GPIOR16_REG          GPIOR1
 287 #define GPIOR17_REG          GPIOR1
 288
 289 /* ICR1L */
 290 #define ICR1L0_REG           ICR1L
 291 #define ICR1L1_REG           ICR1L
 292 #define ICR1L2_REG           ICR1L
 293 #define ICR1L3_REG           ICR1L
 294 #define ICR1L4_REG           ICR1L
 295 #define ICR1L5_REG           ICR1L
 296 #define ICR1L6_REG           ICR1L
 297 #define ICR1L7_REG           ICR1L
 298
 299 /* GPIOR2 */
 300 #define GPIOR20_REG          GPIOR2
 301 #define GPIOR21_REG          GPIOR2
 302 #define GPIOR22_REG          GPIOR2
 303 #define GPIOR23_REG          GPIOR2
 304 #define GPIOR24_REG          GPIOR2
 305 #define GPIOR25_REG          GPIOR2
 306 #define GPIOR26_REG          GPIOR2
 307 #define GPIOR27_REG          GPIOR2
 308
 309 /* MCUSR */
 310 #define PORF_REG             MCUSR
 311 #define EXTRF_REG            MCUSR
 312 #define BORF_REG             MCUSR
 313 #define WDRF_REG             MCUSR
 314
 315 /* EECR */
 316 #define EERE_REG             EECR
 317 #define EEPE_REG             EECR
 318 #define EEMPE_REG            EECR
 319 #define EERIE_REG            EECR
 320 #define EEPM0_REG            EECR
 321 #define EEPM1_REG            EECR
 322
 323 /* SPMCSR */
 324 #define SPMEN_REG            SPMCSR
 325 #define PGERS_REG            SPMCSR
 326 #define PGWRT_REG            SPMCSR
 327 #define RFLB_REG             SPMCSR
 328 #define CTPB_REG             SPMCSR
 329
 330 /* TCNT1L */
 331 #define TCNT1L0_REG          TCNT1L
 332 #define TCNT1L1_REG          TCNT1L
 333 #define TCNT1L2_REG          TCNT1L
 334 #define TCNT1L3_REG          TCNT1L
 335 #define TCNT1L4_REG          TCNT1L
 336 #define TCNT1L5_REG          TCNT1L
 337 #define TCNT1L6_REG          TCNT1L
 338 #define TCNT1L7_REG          TCNT1L
 339
 340 /* PORTB */
 341 #define PORTB0_REG           PORTB
 342 #define PORTB1_REG           PORTB
 343 #define PORTB2_REG           PORTB
 344 #define PORTB3_REG           PORTB
 345
 346 /* ADCL */
 347 #define ADCL0_REG            ADCL
 348 #define ADCL1_REG            ADCL
 349 #define ADCL2_REG            ADCL
 350 #define ADCL3_REG            ADCL
 351 #define ADCL4_REG            ADCL
 352 #define ADCL5_REG            ADCL
 353 #define ADCL6_REG            ADCL
 354 #define ADCL7_REG            ADCL
 355
 356 /* USISR */
 357 #define USICNT0_REG          USISR
 358 #define USICNT1_REG          USISR
 359 #define USICNT2_REG          USISR
 360 #define USICNT3_REG          USISR
 361 #define USIDC_REG            USISR
 362 #define USIPF_REG            USISR
 363 #define USIOIF_REG           USISR
 364 #define USISIF_REG           USISR
 365
 366 /* TCNT1H */
 367 #define TCNT1H0_REG          TCNT1H
 368 #define TCNT1H1_REG          TCNT1H
 369 #define TCNT1H2_REG          TCNT1H
 370 #define TCNT1H3_REG          TCNT1H
 371 #define TCNT1H4_REG          TCNT1H
 372 #define TCNT1H5_REG          TCNT1H
 373 #define TCNT1H6_REG          TCNT1H
 374 #define TCNT1H7_REG          TCNT1H
 375
 376 /* ADCH */
 377 #define ADCH0_REG            ADCH
 378 #define ADCH1_REG            ADCH
 379 #define ADCH2_REG            ADCH
 380 #define ADCH3_REG            ADCH
 381 #define ADCH4_REG            ADCH
 382 #define ADCH5_REG            ADCH
 383 #define ADCH6_REG            ADCH
 384 #define ADCH7_REG            ADCH
 385
 386 /* PORTA */
 387 #define PORTA0_REG           PORTA
 388 #define PORTA1_REG           PORTA
 389 #define PORTA2_REG           PORTA
 390 #define PORTA3_REG           PORTA
 391 #define PORTA4_REG           PORTA
 392 #define PORTA5_REG           PORTA
 393 #define PORTA6_REG           PORTA
 394 #define PORTA7_REG           PORTA
 395
 396 /* TCNT0 */
 397 #define TCNT0_0_REG          TCNT0
 398 #define TCNT0_1_REG          TCNT0
 399 #define TCNT0_2_REG          TCNT0
 400 #define TCNT0_3_REG          TCNT0
 401 #define TCNT0_4_REG          TCNT0
 402 #define TCNT0_5_REG          TCNT0
 403 #define TCNT0_6_REG          TCNT0
 404 #define TCNT0_7_REG          TCNT0
 405
 406 /* GPIOR0 */
 407 #define GPIOR00_REG          GPIOR0
 408 #define GPIOR01_REG          GPIOR0
 409 #define GPIOR02_REG          GPIOR0
 410 #define GPIOR03_REG          GPIOR0
 411 #define GPIOR04_REG          GPIOR0
 412 #define GPIOR05_REG          GPIOR0
 413 #define GPIOR06_REG          GPIOR0
 414 #define GPIOR07_REG          GPIOR0
 415
 416 /* PCMSK0 */
 417 #define PCINT0_REG           PCMSK0
 418 #define PCINT1_REG           PCMSK0
 419 #define PCINT2_REG           PCMSK0
 420 #define PCINT3_REG           PCMSK0
 421 #define PCINT4_REG           PCMSK0
 422 #define PCINT5_REG           PCMSK0
 423 #define PCINT6_REG           PCMSK0
 424 #define PCINT7_REG           PCMSK0
 425
 426 /* TIMSK0 */
 427 #define TOIE0_REG            TIMSK0
 428 #define OCIE0A_REG           TIMSK0
 429 #define OCIE0B_REG           TIMSK0
 430
 431 /* TIMSK1 */
 432 #define TOIE1_REG            TIMSK1
 433 #define OCIE1A_REG           TIMSK1
 434 #define OCIE1B_REG           TIMSK1
 435 #define ICIE1_REG            TIMSK1
 436
 437 /* TCCR0B */
 438 #define CS00_REG             TCCR0B
 439 #define CS01_REG             TCCR0B
 440 #define CS02_REG             TCCR0B
 441 #define WGM02_REG            TCCR0B
 442 #define FOC0B_REG            TCCR0B
 443 #define FOC0A_REG            TCCR0B
 444
 445 /* TCCR1C */
 446 #define FOC1B_REG            TCCR1C
 447 #define FOC1A_REG            TCCR1C
 448
 449 /* TCCR0A */
 450 #define WGM00_REG            TCCR0A
 451 #define WGM01_REG            TCCR0A
 452 #define COM0B0_REG           TCCR0A
 453 #define COM0B1_REG           TCCR0A
 454 #define COM0A0_REG           TCCR0A
 455 #define COM0A1_REG           TCCR0A
 456
 457 /* EEARH */
 458 #define EEAR8_REG            EEARH
 459
 460 /* USICR */
 461 #define USITC_REG            USICR
 462 #define USICLK_REG           USICR
 463 #define USICS0_REG           USICR
 464 #define USICS1_REG           USICR
 465 #define USIWM0_REG           USICR
 466 #define USIWM1_REG           USICR
 467 #define USIOIE_REG           USICR
 468 #define USISIE_REG           USICR
 469
 470 /* EEARL */
 471 #define EEAR0_REG            EEARL
 472 #define EEAR1_REG            EEARL
 473 #define EEAR2_REG            EEARL
 474 #define EEAR3_REG            EEARL
 475 #define EEAR4_REG            EEARL
 476 #define EEAR5_REG            EEARL
 477 #define EEAR6_REG            EEARL
 478 #define EEAR7_REG            EEARL
 479
 480 /* PCMSK1 */
 481 #define PCINT8_REG           PCMSK1
 482 #define PCINT9_REG           PCMSK1
 483 #define PCINT10_REG          PCMSK1
 484 #define PCINT11_REG          PCMSK1
 485
 486 /* PINB */
 487 #define PINB0_REG            PINB
 488 #define PINB1_REG            PINB
 489 #define PINB2_REG            PINB
 490 #define PINB3_REG            PINB
 491
 492 /* PINA */
 493 #define PINA0_REG            PINA
 494 #define PINA1_REG            PINA
 495 #define PINA2_REG            PINA
 496 #define PINA3_REG            PINA
 497 #define PINA4_REG            PINA
 498 #define PINA5_REG            PINA
 499 #define PINA6_REG            PINA
 500 #define PINA7_REG            PINA
 501
 502 /* DIDR0 */
 503 #define ADC0D_REG            DIDR0
 504 #define ADC1D_REG            DIDR0
 505 #define ADC2D_REG            DIDR0
 506 #define ADC3D_REG            DIDR0
 507 #define ADC4D_REG            DIDR0
 508 #define ADC5D_REG            DIDR0
 509 #define ADC6D_REG            DIDR0
 510 #define ADC7D_REG            DIDR0
 511
 512 /* MCUCR */
 513 #define ISC00_REG            MCUCR
 514 #define ISC01_REG            MCUCR
 515 #define SM0_REG              MCUCR
 516 #define SM1_REG              MCUCR
 517 #define SE_REG               MCUCR
 518 #define PUD_REG              MCUCR
 519
 520 /* OCR1AH */
 521 /* #define OCR1AH0_REG          OCR1AH */ /* dup in OCR1BH */
 522 /* #define OCR1AH1_REG          OCR1AH */ /* dup in OCR1BH */
 523 /* #define OCR1AH2_REG          OCR1AH */ /* dup in OCR1BH */
 524 /* #define OCR1AH3_REG          OCR1AH */ /* dup in OCR1BH */
 525 /* #define OCR1AH4_REG          OCR1AH */ /* dup in OCR1BH */
 526 /* #define OCR1AH5_REG          OCR1AH */ /* dup in OCR1BH */
 527 /* #define OCR1AH6_REG          OCR1AH */ /* dup in OCR1BH */
 528 /* #define OCR1AH7_REG          OCR1AH */ /* dup in OCR1BH */
 529
 530 /* OCR1AL */
 531 /* #define OCR1AL0_REG          OCR1AL */ /* dup in OCR1BL */
 532 /* #define OCR1AL1_REG          OCR1AL */ /* dup in OCR1BL */
 533 /* #define OCR1AL2_REG          OCR1AL */ /* dup in OCR1BL */
 534 /* #define OCR1AL3_REG          OCR1AL */ /* dup in OCR1BL */
 535 /* #define OCR1AL4_REG          OCR1AL */ /* dup in OCR1BL */
 536 /* #define OCR1AL5_REG          OCR1AL */ /* dup in OCR1BL */
 537 /* #define OCR1AL6_REG          OCR1AL */ /* dup in OCR1BL */
 538 /* #define OCR1AL7_REG          OCR1AL */ /* dup in OCR1BL */
 539
 540 /* USIDR */
 541 #define USIDR0_REG           USIDR
 542 #define USIDR1_REG           USIDR
 543 #define USIDR2_REG           USIDR
 544 #define USIDR3_REG           USIDR
 545 #define USIDR4_REG           USIDR
 546 #define USIDR5_REG           USIDR
 547 #define USIDR6_REG           USIDR
 548 #define USIDR7_REG           USIDR
 549
 550 /* USIBR */
 551 #define USIBR0_REG           USIBR
 552 #define USIBR1_REG           USIBR
 553 #define USIBR2_REG           USIBR
 554 #define USIBR3_REG           USIBR
 555 #define USIBR4_REG           USIBR
 556 #define USIBR5_REG           USIBR
 557 #define USIBR6_REG           USIBR
 558 #define USIBR7_REG           USIBR
 559
 560 /* TIFR0 */
 561 #define TOV0_REG             TIFR0
 562 #define OCF0A_REG            TIFR0
 563 #define OCF0B_REG            TIFR0
 564
 565 /* TIFR1 */
 566 #define TOV1_REG             TIFR1
 567 #define OCF1A_REG            TIFR1
 568 #define OCF1B_REG            TIFR1
 569 #define ICF1_REG             TIFR1
 570
 571 /* pins mapping */
 572 #define ADC0_PORT PORTA
 573 #define ADC0_BIT 0
 574 #define AREF_PORT PORTA
 575 #define AREF_BIT 0
 576 #define PCINT0_PORT PORTA
 577 #define PCINT0_BIT 0
 578
 579 #define ADC1_PORT PORTA
 580 #define ADC1_BIT 1
 581 #define AIN0_PORT PORTA
 582 #define AIN0_BIT 1
 583 #define PCINT1_PORT PORTA
 584 #define PCINT1_BIT 1
 585
 586 #define ADC2_PORT PORTA
 587 #define ADC2_BIT 2
 588 #define AIN1_PORT PORTA
 589 #define AIN1_BIT 2
 590 #define PCINT2_PORT PORTA
 591 #define PCINT2_BIT 2
 592
 593 #define ADC3_PORT PORTA
 594 #define ADC3_BIT 3
 595 #define T0_PORT PORTA
 596 #define T0_BIT 3
 597 #define PCINT3_PORT PORTA
 598 #define PCINT3_BIT 3
 599
 600 #define ADC4_PORT PORTA
 601 #define ADC4_BIT 4
 602 #define USCK_PORT PORTA
 603 #define USCK_BIT 4
 604 #define SCL_PORT PORTA
 605 #define SCL_BIT 4
 606 #define T1_PORT PORTA
 607 #define T1_BIT 4
 608 #define PCINT4_PORT PORTA
 609 #define PCINT4_BIT 4
 610
 611 #define ADC5_PORT PORTA
 612 #define ADC5_BIT 5
 613 #define DO_PORT PORTA
 614 #define DO_BIT 5
 615 #define MISO_PORT PORTA
 616 #define MISO_BIT 5
 617 #define OC1B_PORT PORTA
 618 #define OC1B_BIT 5
 619 #define PCINT5_PORT PORTA
 620 #define PCINT5_BIT 5
 621
 622 #define PCINT6_PORT PORTA
 623 #define PCINT6_BIT 6
 624 #define OC1A_PORT PORTA
 625 #define OC1A_BIT 6
 626 #define DI_PORT PORTA
 627 #define DI_BIT 6
 628 #define SDA_PORT PORTA
 629 #define SDA_BIT 6
 630 #define MOSI_PORT PORTA
 631 #define MOSI_BIT 6
 632 #define ADC6_PORT PORTA
 633 #define ADC6_BIT 6
 634
 635 #define PCINT7_PORT PORTA
 636 #define PCINT7_BIT 7
 637 #define ICP1_PORT PORTA
 638 #define ICP1_BIT 7
 639 #define OC0B_PORT PORTA
 640 #define OC0B_BIT 7
 641 #define ADC7_PORT PORTA
 642 #define ADC7_BIT 7
 643
 644 #define PCINT8_PORT PORTB
 645 #define PCINT8_BIT 0
 646 #define XTAL1_PORT PORTB
 647 #define XTAL1_BIT 0
 648
 649 #define PCINT9_PORT PORTB
 650 #define PCINT9_BIT 1
 651 #define XTAL2_PORT PORTB
 652 #define XTAL2_BIT 1
 653
 654 #define PCINT10_PORT PORTB
 655 #define PCINT10_BIT 2
 656 #define INT0_PORT PORTB
 657 #define INT0_BIT 2
 658 #define OC0A_PORT PORTB
 659 #define OC0A_BIT 2
 660 #define CKOUT_PORT PORTB
 661 #define CKOUT_BIT 2
 662
 663 #define PCINT11_PORT PORTB
 664 #define PCINT11_BIT 3
 665 #define RESET_PORT PORTB
 666 #define RESET_BIT 3
 667 #define dW_PORT PORTB
 668 #define dW_BIT 3
 669
 670